半导体装置制造方法及图纸

实施方式提供一种在晶体管的饱和区域、漏极电流稳定的半导体装置。实施方式的半导体装置具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。

Semiconductor Device

The embodiment provides a semiconductor device with stable drain current in the saturated region of the transistor. The semiconductor device of the embodiment has: the first conductive semiconductor part; the first conductive semiconductor layer and the second conductive semiconductor layer of the second conductive type are separated from each other in the upper part of the semiconductor part; the gate electrode is arranged on the semiconductor part; the first contact part is connected with the gate electrode, and the lower part is arranged in the first semiconductor layer, and the lower part is connected with the first semiconductor layer. The second contact part is connected with the gate electrode, the lower part is arranged in the second semiconductor layer and the lower part is connected with the second semiconductor layer; the first insulating film is arranged between the side of the first contact part and the first semiconductor layer, and between the first contact part and the gate electrode; and the second insulating film is arranged on the side of the second contact part and the second semiconductor layer. Between and between the second contact part and the gate electrode mentioned above.

【技术实现步骤摘要】
半导体装置相关申请本申请享受以日本专利申请2017－178286号(申请日：2017年9月15日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部的内容。
实施方式涉及半导体装置。
技术介绍
构成模拟电路的晶体管有期望在饱和区域漏极电流稳定的情况。
技术实现思路
实施方式提供在晶体管的饱和区域漏极电流稳定的半导体装置。实施方式涉及的半导体装置具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。附图说明图1(a)是表示第1实施方式涉及的半导体装置的剖视图，图1(b)是图1(a)所示的A－A’线的剖视图。图2(a)以及图2(b)表示第1实施方式涉及的半导体装置的制造方法的剖视图。图3(a)以及图3(b)是表示第1实施方式涉及的半导体装置的制造方法的剖视图。图4是横轴表示漏极电压、纵轴表示漏极电流、表示本实施方式的n沟道型晶体管的I－V特性的曲线图。图5(a)是表示第2实施方式涉及的半导体装置的剖视图，图5(b)是图5(a)所示的B－B’线的剖视图。图6(a)是表示第3实施方式涉及的半导体装置的剖视图，图6(b)是图6(a)所示的C－C’线的剖视图。具体实施方式(第1实施方式)以下，对第1实施方式进行说明。图1(a)是表示本实施方式涉及的半导体装置的剖视图，图1(b)是图1(a)所示的A－A’线的剖视图。本实施方式涉及的半导体装置例如是形成了模拟电路的半导体装置。如图1(a)以及(b)所示，在本实施方式涉及的半导体装置1中，设有硅衬底10。在硅衬底10的上层部分的一部分形成有导电型为p型的p型阱11。在p型阱11中含有成为受主(acceptor)的杂质、例如硼(B)。在p型阱11的上层部分，导电型为n型的2个n型层12以及13被相互隔离地设置。在n型层12以及13中含有成为施主(donor)的杂质、例如磷(P)。以下，为了方便，将与硅衬底10的上表面平行且相互正交的2个方向中、n型层12和n型层13的排列方向作为“X方向”，将另一个方向作为“Y方向”。另外，将与X方向以及Y方向正交的方向作为“Z方向”。在p型阱11上，在n型层12上以及n型层13上，以包围p型阱11的n型层12和n型层13之间的部分11c、n型层12的与部分11c相接的部分、n型层13的与部分11c相接的部分的方式，设有STI(ShallowTrenchIsolation：元件分离绝缘膜)15。将p型阱11、n型层12以及n型层13的被STI15围起的部分称为有源区(activearea)16。从上方即Z方向看，STI15的内缘15e配置于栅电极19内。换言之，从上方看，栅电极19的端部与STI15重叠(overlap)。在有源区16以及STI15的与有源区16相接的部分上，例如设有由硅氧化物构成的栅极绝缘膜18。在栅极绝缘膜18上设有栅电极19。在栅电极19上设有多晶硅部分19a、形成于多晶硅部分19a的上表面上的硅化物层19b。多晶硅部分19a以多晶硅为母材，含有相对于硅成为受主的杂质、例如硼。硅化物层19b由金属硅化物构成。由p型阱11的部分11c、n型层12、n型层13、栅极绝缘膜18、以及栅电极19形成n沟道型晶体管20。在n沟道型晶体管20中，部分11c成为沟道，n型层12以及13成为源极和漏极。在硅衬底10、STI15、栅极绝缘膜18、以及栅电极19上设有层间绝缘膜21。STI15以及层间绝缘膜21由相同的绝缘性材料、例如硅氧化物(SiO)形成。此外，图1(a)表示包括栅电极19的上表面的XY剖面。在图1(a)中，为了图示的方便，省略层间绝缘膜21。后述的图5(a)以及图6(a)也一样。在半导体装置1中设有接触部(日文原文：コンタクト)22以及23。接触部22以及23由导电性材料、例如金属、例如钨(W)形成。接触部22以及接触部23在X方向上相互隔离。接触部22以及23的形状例如是沿Z方向延伸、Y方向上的长度比X方向上的长度长的带状。接触部22以及23的上部配置于层间绝缘膜21内，上端与相互不同的上层布线(未图示)连接。另外，接触部22以及23贯通栅电极19以及栅极绝缘膜18。接触部22的下部配置于n型层12内。接触部23的下部配置于n型层13内。在接触部22的侧面22a上设有绝缘膜24。绝缘膜24配置在接触部22的侧面22a与n型层12之间，侧面22a与栅电极19之间，侧面22a与层间绝缘膜21之间。接触部22的下端22b位于n型层12的上表面的下方。下端22b与n型层12相接。由此，接触部22经由下端22b与n型层12连接。相同地，在接触部23的侧面23a上设有绝缘膜25。绝缘膜25配置于接触部23的侧面23a与n型层13之间，侧面23a与栅电极19之间，侧面23a与层间绝缘膜21之间。接触部23的下端23b位于n型层13的上表面的下方。下端23b与n型层13相接。由此，接触部23经由下端23b与n型层13连接。另外，在半导体装置1中设有作为绝缘部件的DTI(DeepTrenchIsolation：深槽隔离)27。绝缘膜24、绝缘膜25以及DTI27由与STI15以及层间绝缘膜21不同的绝缘性材料、例如硅氮化物(SiN)形成。此外，绝缘膜24、绝缘膜25以及DTI27也可以由与STI15以及层间绝缘膜21相同的硅氧化物(SiO)形成。从Z方向看，DTI27的形状为包围n沟道型晶体管20的大致框状。即，从Z方向看，栅电极19、栅极绝缘膜18、接触部22以及绝缘膜24、接触部23以及绝缘膜25、还有有源区16配置在DTI27的内侧。DTI27贯通层间绝缘膜21、STI15、n型层12以及n型层13，其下端位于p型阱11内。因此，DTI27的下端位于比STI15的下端更下方的位置，位于比接触部22的下端22b以及接触部23的下端23b更下方的位置。通过DTI27来将n沟道型晶体管20与周围电分离。另外，从Z方向看，DTI27的最小宽度W1比由接触部22以及绝缘膜24构成的构造体的最小宽度W2、以及由接触部23以及绝缘膜25构成的构造体的最小宽度W3小。即，W1＜W2，且，W1＜W3。DTI27在接触部22的Y方向两侧以及接触部23的Y方向两侧向内侧突出，到达绝缘膜24以及绝缘膜25。DTI27与绝缘膜24以及25一体形成。由此，绝缘膜24、绝缘膜25、DTI27将栅电极19断开成沿X方向排列的3个部分。在层间绝缘膜21内的栅电极19上的一部分设有接触部29。接触部29的下端与栅电极19的3个部分中、配置于绝缘膜24和绝缘膜25之间的部分连接。此外，在本实施方式中示出了形成n沟道型晶体管20的例子，但是p型阱11、n型层12以及n型层13的导电型也可以是相反的本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。

【技术特征摘要】
2017.09.15 JP 2017-1782861.一种半导体装置，其特征在于，具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。2.如权利要求1所述的半导体装置，其特征在于，还具有：第3绝缘膜，包围上述半导体部分的位于上述第1半导体层和上述第2半导体层之间的第1部分、上述第1半导体层的与上述第1部分相接的部分、以及上述第2半导体层的与上述第1部分相接的部分；以及绝缘部件，包围上述栅电极，贯通上述第3绝缘膜、上述第1半导体层以及上述第2半导体层。3.如权利要求2所述的半导体装置，其特征在于，上述第1绝缘膜、上述第2绝缘膜以及上述绝缘部件由第1绝缘材料构成，从上方看，上述绝缘部件的最小宽度比由上述第1接触部以及上述第1绝缘膜构成的...

【专利技术属性】
技术研发人员：西郡正人，北原宏良，深居靖史，寺田直纯，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本,JP