具有字符线的半导体结构及其制作方法技术

技术编号:20656340 阅读:47 留言:0更新日期:2019-03-23 07:50
本发明专利技术公开一种具有字符线的半导体结构及其制作方法,具有字符线的半导体结构包含一基底包含一存储器区和一周边元件区,一第一沟槽和一第二沟槽设置于存储器区,一第三沟槽设置于周边元件区内,第一沟槽的宽度最小,第二沟槽的宽度次之,第三沟槽的宽度最大,一第一氧化硅层设置于第一沟槽的下半部,一氮化硅层填入第二沟槽以及第三沟槽,一第三氧化硅层设置于第三沟槽中,一字符线填入第一沟槽的上半部、覆盖第二沟槽内的氮化硅层,其中在与字符线重叠的第二沟槽内的氮化硅层的上表面不低于与字符线重叠的第一氧化硅层的上表面。

Semiconductor Structure with Character Line and Its Fabrication Method

The invention discloses a semiconductor structure with character lines and its fabrication method. The semiconductor structure with character lines includes a base including a memory area and a peripheral component area, a first groove and a second groove are located in the memory area, a third groove is located in the peripheral component area, the width of the first groove is the smallest, the width of the second groove is the second, and the width of the third groove is the second. The first silicon oxide layer is located in the lower half of the first groove. The first silicon nitride layer is filled in the second groove and the third groove. The third silicon oxide layer is arranged in the third groove. A character line is filled in the upper half of the first groove and covered with the silicon nitride layer in the second groove. The upper surface of the silicon nitride layer in the second groove overlapping with the character line is not lower than that of the character line. The superficial surface of the overlapping silicon oxide layer.

【技术实现步骤摘要】
具有字符线的半导体结构及其制作方法
本专利技术涉及一种具有字符线的半导体结构及其制作方法,特别是涉及一种可降低寄生电容的具有字符线的半导体结构及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)属于一种挥发性存储器,包含由多个存储单元(memorycell)构成的存储器区(memorycellregion)以及由控制电路构成的周边元件区(peripheralarea)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor),由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路利用横跨存储器区并与各存储单元电连接的字符线(wordline,WL)与位线(bitline,BL),可定位至每一存储单元以控制其数据的存取。随着制作工艺世代演进,为了缩小存储单元尺寸而获得更高的集密度,存储器的结构已朝向三维(three-dimensional)发展。埋入式字符线(buriedwordline)结构即是将字符线与晶体管整合制作在基底的沟槽中并且横切各存储单元的主动元件区,形成沟槽式栅极,不仅可提升存储器的操作速度与密集度,还能避免短通道效应造成的漏电情形。然而,现有的沟槽式栅极仍存在一些问题。当存储器的尺寸持续微缩,埋入式字符线(buriedwordline)切过两主动元件区之间的通过栅极(passinggate)区域,在重复性读写时,埋入式字符线在通过栅极区域处会作为电极,进而产生累积的寄生电子。寄生电子会流入与其相邻的漏极,改变和漏极电连接的电容里电荷的储存状态,因此会造成数据错误,此现象称为列锤效应(rowhammereffect)。
技术实现思路
根据本专利技术的一优选实施例,一种具有字符线的半导体结构,包含:一基底包含一存储器区和一周边元件区,一第一沟槽和一第二沟槽设置于存储器区内的基底中,其中第一沟槽的宽度小于第二沟槽的宽度,一第三沟槽设置于周边元件区内的基底中,其中第二沟槽的宽度小于第三沟槽的宽度,一第一氧化硅层设置于第一沟槽的下半部,一第二氧化硅层设置于第二沟槽的侧壁和第三沟槽的侧壁,一氮化硅层填入第二沟槽以及覆盖第三沟槽的侧壁上的第二氧化层,一第三氧化硅层设置于第三沟槽中,其中第二氧化硅层、氮化硅层和第三氧化硅层共同填满第三沟槽,一字符线填入第一沟槽的上半部、覆盖第二沟槽内的氮化硅层以及部分的存储器区,其中在与该字符线重叠的第二沟槽内的氮化硅层的上表面不低于与字符线重叠的第一氧化硅层的上表面。根据本专利技术的另一优选实施例,一种具有字符线的半导体结构的制作方法,包含:首先提供一基底包含一存储器区和一周边元件区,接着形成一第一沟槽和一第二沟槽位于存储器区,形成一第三沟槽在周边元件区,其中第一沟槽的宽度小于第二沟槽的宽度,第二沟槽的宽度小于第三沟槽的宽度,然后形成一第一氧化硅层填满第一沟槽、顺应地覆盖第二沟槽和第三沟槽,接续移除位于第二沟槽内和第三沟槽内的该第一氧化硅层,然后形成一氮化硅层填满第二沟槽并且顺应地覆盖第三沟槽,再形成一第二氧化硅层于第三沟槽,其中第二氧化硅层和氮化硅层填满第三沟槽,之后移除存储器区内部分的基底、部分第一氧化硅层和部分的氮化硅层以形成一字符线沟槽,最后形成一字符线填入字符线沟槽。附图说明图1至图12为本专利技术的优选实施例所绘示的具有字符线的半导体结构的制作方法的示意图;图13为本专利技术的其它优选实施例所绘示的沿着图11中A-A’切线方向的侧视图。主要元件符号说明10基底11上表面12第一沟槽14第二沟槽16第三沟槽18第一氧化硅层20第二氧化硅层22氮化硅层24第三氧化硅层26掩模层28字符线沟槽30基底上表面32字符线34帽盖层100具有字符线的A存储器区半导体结构B周边元件区W1宽度W2宽度W3宽度具体实施方式图1至图12为根据本专利技术的优选实施例所绘示的具有字符线的半导体结构的制作方法。请参阅图1和图2。图1为上视图,图2是沿着图1中A-A’切线方向和B-B’切线方向的侧视图。首先提供一基底10,基底可以为一硅(Silicon)基底、一锗(Germanium)基底、一砷化镓(GalliumArsenide)基底或一硅锗(SiliconGermanium)基底,在本专利技术中基底10较佳为硅基底。基底10分为一存储器区A和一周边元件区B,在存储器区A中的基底10内形成一第一沟槽12和一第二沟槽14,在周边元件区B的基底10内形成一第三沟槽16,第一沟槽12和第二沟槽14在存储器区A中定义出主动元件区(以斜线标示),第三沟槽16在周边元件区B中定义出主动元件区(以斜线标示),此外第一沟槽12的宽度W1小于第二沟槽14的宽度W2,第二沟槽14的宽度W2小于第三沟槽16的宽度W3,请参阅图1,第一沟槽12的末端会和第二沟槽14连通。根据本专利技术的优选实施例,第一沟槽12的宽度W1约为20纳米、第二沟槽14的宽度W2约50纳米、第三沟槽16的宽度W3为50纳米以上,较佳为100纳米以上。此外,在本实施例中以多个第一沟槽12、多个第二沟槽14和一个第三沟槽16为例,但不限于此,根据其它实施例,第一沟槽12、第二沟槽14和第三沟槽16数量可以依不同需求而调整。图3为接续图2的侧视图,如图3所示,形成一第一氧化硅层18顺应地覆盖第一沟槽12、第二沟槽14和第三沟槽16以及基底10的上表面11,第一氧化硅层18的厚度需大于第一沟槽12的二分之一的宽度W1,举例而言,若第一沟槽12的宽度W1为20纳米,第一氧化硅层18的厚度则需大于10纳米,较佳地第一氧化硅层18的厚度为15纳米。因此第一氧化硅层18会将第一沟槽12完全填满,但只在覆盖第二沟槽14和第三沟槽16的侧壁和底部,也就是说第二沟槽14和第三沟槽16未被第一氧化硅层18填满。第一氧化硅层18的形成方式可以包含化学气相沉积(ChemicalVaporDeposition,CVD)、物理气相沉积(Physicalvapordeposition,PVD)或原子层沉积(AtomicLayerDeposition,ALD),在本实施例中较佳是使用原子层沉积来形成氧化硅作为第一氧化硅层18。如图4所示,蚀刻部分的第一氧化硅层18,以将位于基底10上表面11、第二沟槽14和第三沟槽16内的第一氧化硅层18移除,但保留位于第一沟槽12内的第一氧化硅层18,蚀刻方式可以采用各向同性蚀刻,利用氢氟酸(HydrofluoricAcid)来蚀刻第一氧化硅层。如图5所示,形成一第二氧化硅层20覆盖基底10的上表面11以及顺应地覆盖第二沟槽14和第三沟槽16。根据本专利技术的优选实施例,第二氧化硅层20的厚度约2纳米,第二氧化硅层20的形成方式可以包含化学气相沉积、物理气相沉积或原子层沉积,在本实施例中较佳是使用原子层沉积来形成氧化硅作为第二氧化硅层20。第二氧化硅层20是作为后续填入第二沟槽14和第三沟槽16的氮化硅层的衬垫层(liner)。如图6所示,形成一氮化硅层22顺应地覆盖第三沟槽16、基底10的上表面11并且填满第二沟槽14,由于需要填满第二沟槽14,因此氮化硅层22的厚度需大于第二沟槽14的二分之一的宽度W2,举例而言,若第二沟槽14的宽度W2为50纳米,本文档来自技高网
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【技术保护点】
1.一种具有字符线的半导体结构,包含:基底,包含存储器区和周边元件区;第一沟槽和第二沟槽,设置于该存储器区内的该基底中,其中该第一沟槽的宽度小于该第二沟槽的宽度;第三沟槽,设置于该周边元件区内的该基底中,其中该第二沟槽的宽度小于该第三沟槽的宽度;第一氧化硅层,设置于该第一沟槽的下半部;第二氧化硅层,设置于该第二沟槽的侧壁和该第三沟槽的侧壁;氮化硅层,填入该第二沟槽以及覆盖该第三沟槽的侧壁上的该第二氧化层;第三氧化硅层,设置于该第三沟槽中,其中该第二氧化硅层、该氮化硅层和该第三氧化硅层共同填满该第三沟槽;以及字符线,填入该第一沟槽的上半部、覆盖该第二沟槽内的该氮化硅层以及部分的该存储器区,其中在与该字符线重叠的该第二沟槽内的该氮化硅层的上表面不低于与该字符线重叠的该第一氧化硅层的上表面。

【技术特征摘要】
1.一种具有字符线的半导体结构,包含:基底,包含存储器区和周边元件区;第一沟槽和第二沟槽,设置于该存储器区内的该基底中,其中该第一沟槽的宽度小于该第二沟槽的宽度;第三沟槽,设置于该周边元件区内的该基底中,其中该第二沟槽的宽度小于该第三沟槽的宽度;第一氧化硅层,设置于该第一沟槽的下半部;第二氧化硅层,设置于该第二沟槽的侧壁和该第三沟槽的侧壁;氮化硅层,填入该第二沟槽以及覆盖该第三沟槽的侧壁上的该第二氧化层;第三氧化硅层,设置于该第三沟槽中,其中该第二氧化硅层、该氮化硅层和该第三氧化硅层共同填满该第三沟槽;以及字符线,填入该第一沟槽的上半部、覆盖该第二沟槽内的该氮化硅层以及部分的该存储器区,其中在与该字符线重叠的该第二沟槽内的该氮化硅层的上表面不低于与该字符线重叠的该第一氧化硅层的上表面。2.如权利要求1所述的具有字符线的半导体结构,其中与该字符线重叠的该氮化硅层的上表面凸出于该第二沟槽。3.如权利要求1所述的具有字符线的半导体结构,其中与该字符线重叠的该基底具有一基底上表面,该氮化硅层的上表面和该基底上表面切齐。4.如权利要求1所述的具有字符线的半导体结构,其中与该字符线重叠的该基底具有一基底上表面,该氮化硅层的上表面低于该基底上表面。5.一种具有字符线的半导体结构的制作方法,包含:提供一基底,包含...

【专利技术属性】
技术研发人员:张峰溢李甫哲
申请(专利权)人:联华电子股份有限公司福建省晋华集成电路有限公司
类型:发明
国别省市:中国台湾,71

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