包括凹槽中的应力源的半导体器件及其形成方法技术

本发明专利技术公开了一种包括凹槽中的应力源的半导体器件和形成该半导体器件的方法。所述方法可以包括在有源区中形成沟槽，所述沟槽可以包括所述有源区的凹口部分。所述方法还可以包括在所述沟槽中形成嵌入式应力源。所述嵌入式应力源可以包括下部半导体层和上部半导体层，所述上部半导体层的宽度窄于所述下部半导体层的宽度。所述上部半导体层的侧部可以不与所述下部半导体层的侧部对准，并且所述上部半导体层的最上表面可以高于所述有源区的最上表面。

【技术实现步骤摘要】
包括凹槽中的应力源的半导体器件及其形成方法
本公开主要涉及电子学领域，更具体地，涉及半导体器件。
技术介绍
为了改善半导体器件的电特性，已开发了各种应力技术。
技术实现思路
一种半导体器件，可以包括：衬底，其包括有源区；栅电极，其在所述有源区上；以及沟槽，其在与所述栅电极的侧部相邻的有源区中。所述沟槽可以包括所述有源区的凹口部分（notchedportion）。所述半导体器件还可以包括嵌入式应力源，其在所述沟槽中。所述嵌入式应力源可以包括下部半导体层以及位于所述下部半导体层上的上部半导体层。所述上部半导体层的第一宽度可以窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线（alignment）可以偏移于所述下部半导体层的外侧表面。所述上部半导体层的最上表面可以高于所述有源区的最上表面。根据各种实施例，所述下部半导体层可以包括硅锗层，所述上部半导体层可以包括硅层或硅锗层。所述下部半导体层的锗浓度可以大于所述上部半导体层的锗浓度。在各种实施例中，所述下部半导体层可以包括第一半导体层和第二半导体层，所述第二半导体层在所述沟槽的表面与所述第一半导体层之间。所述第一半导体层可以包括硼和锗。所述第一半导体层的锗浓度可以大于所述第二半导体层的锗浓度。根据各种实施例，所述上部半导体层的最下部分可以低于所述下部半导体层的最上表面，所述下部半导体层的最上表面可以高于所述有源区的最上表面。所述下部半导体层可以与所述上部半导体层的侧部和底部接触。根据各种实施例，所述半导体器件还可以包括隔离物，其在所述上部半导体层与所述栅电极之间。所述下部半导体层可以与所述隔离物的侧部和底部接触，并且所述上部半导体层可以与所述隔离物分隔开。在各种实施例中，所述半导体器件还可以包括附加隔离物，其在所述上部半导体层与所述栅电极之间。所述附加隔离物可以与所述下部半导体层的最上表面和所述上部半导体层的侧部接触。所述上部半导体层的最下部分可以低于所述附加隔离物的最下表面。根据各种实施例，所述半导体器件还可以包括轻掺杂漏极（LDD），其在与所述栅电极的侧部相邻的有源区中。所述LDD可以包括硼和磷，并且所述LDD的磷浓度的范围可以是大约5E18原子/cm3至大约1E19原子/cm3。根据各种实施例，所述半导体器件还可以包括：轻掺杂漏极（LDD），其在与所述栅电极的侧部相邻的有源区中；以及快刻蚀区，其在所述LDD与所述嵌入式应力源之间。所述快刻蚀区可以包括磷。一种半导体器件，可以包括：衬底，其包括第一区域和第二区域；第一栅电极，其在所述第一区域中的第一有源区上；第一隔离物，其位于所述第一栅电极的侧部；第一附加隔离物，其在所述第一隔离物上；第一沟槽，其在与所述第一栅电极的侧部相邻的第一有源区中；以及第一嵌入式应力源，其在所述第一沟槽中。所述半导体器件还可以包括：第二栅电极，其在所述第二区域中的第二有源区上；第二隔离物，其位于所述第二栅电极的侧部上；第二附加隔离物，其在所述第二隔离物上；第二沟槽，其在与所述第二栅电极的侧部相邻的第二有源区中；以及第二嵌入式应力源，其在所述第二沟槽中。所述第一区域和所述第二区域可以分别包括不同图案密度。所述第一嵌入式应力源可以包括第一上部半导体层和第一下部半导体层，所述第一下部半导体层在所述第一沟槽的表面与所述第一上部半导体层之间。所述第一上部半导体层的最下部分可以低于所述第一下部半导体层的最上表面。所述第二嵌入式应力源可以包括第二上部半导体层和第二下部半导体层，所述第二下部半导体层在所述第二沟槽的表面与所述第二上部半导体层之间。所述第一上部半导体层的第一厚度可以大于所述第二上部半导体层的第二厚度。根据各种实施例，所述第一下部半导体层的最上表面与所述第二下部半导体层的最上表面之间的第一垂直距离可以大于所述第一上部半导体层的最上表面与所述第二上部半导体层的最上表面之间的第二垂直距离。在各种实施例中，所述第一沟槽的第一宽度可以窄于所述第二沟槽的第二宽度。根据各种实施例，所述第一沟槽可以包括所述第一有源区的第一凹口部分，所述第二沟槽可以包括所述第二有源区的第二凹口部分。在各种实施例中，所述第二下部半导体层的最上表面可以高于所述第一下部半导体层的最上表面。在各种实施例中，所述第一下部半导体层可以与所述第一隔离物的侧部和下表面接触，所述第一下部半导体层的最上表面可以与所述第一附加隔离物的下表面接触，并且所述第一上部半导体层的侧部可以与所述第一附加隔离物的侧部接触。所述第二下部半导体层可以与所述第二隔离物的侧部和下表面接触，所述第二下部半导体层的最上表面可以与所述第二附加隔离物的下表面接触，并且所述第二上部半导体层的侧部可以与所述第二附加隔离物的侧部接触。一种形成半导体器件的方法，可以包括在衬底中的有源区中形成轻掺杂漏极（LDD）、在所述LDD中形成包含磷的快刻蚀区、通过使所述快刻蚀区凹陷来在所述有源区中形成第一沟槽、以及通过使用定向刻蚀处理而扩大所述第一沟槽来在所述有源区中形成第二沟槽。所述第二沟槽可以包括所述有源区的凹口部分。所述方法还可以包括在所述第二沟槽中形成嵌入式应力源、以及在所述有源区上形成栅电极。所述嵌入式应力源可以包括下部半导体层和上部半导体层。所述上部半导体层的第一宽度可以窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线可以从所述下部半导体层的外侧表面偏移。所述上部半导体层的最上表面可以高于所述有源区的最上表面。根据各种实施例，所述方法还可以包括形成隔离物，其在所述上部半导体层与所述栅电极之间。所述隔离物可以与所述下部半导体层的最上表面和所述上部半导体层的侧部接触。在各种实施例中，形成所述嵌入式应力源的步骤可以包括在所述第二沟槽中形成所述下部半导体层、在所述下部半导体层上形成所述隔离物、以及在所述下部半导体层上形成与所述隔离物的侧部接触的所述上部半导体层。在形成所述上部半导体层之前，可以附加地执行在所述下部半导体层中形成凹槽。形成所述凹槽的步骤可以包括使用所述隔离物作为刻蚀掩模来刻蚀所述下部半导体层，所述上部半导体层的至少一部分位于所述凹槽中。一种形成半导体器件的方法，可以包括在衬底的第一区域中的第一有源区上形成第一栅电极、在所述衬底的第二区域中的第二有源区上形成第二栅电极。所述第一区域和所述第二区域可以分别包括不同图案密度。所述方法还可以包括在所述第一栅电极的侧部上形成第一隔离物、在所述第二栅电极的侧部上形成第二隔离物、在所述第一隔离物上形成第一附加隔离物、在所述第二隔离物上形成第二附加隔离物、在与所述第一栅电极的侧部相邻的第一有源区中形成第一沟槽、在与所述第二栅电极的侧部相邻的第二有源区中形成第二沟槽、在所述第一沟槽中形成第一嵌入式应力源、以及在所述第二沟槽中形成第二嵌入式应力源。所述第一嵌入式应力源可以包括第一下部半导体层以及位于所述第一下部半导体层上的第一上部半导体层。所述第一上部半导体层的最下部分可以低于所述第一下部半导体层的最上表面。所述第二嵌入式应力源可以包括第二下部半导体层以及位于所述第二下部半导体层上的第二上部半导体层。所述第一上部半导体层的第一厚度可以大于所述第二上部半导体层的第二厚度。一种半导体器件，可以包括：有源区，其在衬底中；栅电极，其在所述有源区上；以本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底，其包括有源区；栅电极，其在所述有源区上；隔离物，其位于所述栅电极的侧部上；沟槽，其在与所述栅电极的侧部相邻的所述有源区中，其中所述沟槽包括所述有源区的凹口部分；轻掺杂漏极，其在与所述栅电极的侧部相邻的所述有源区中；晕环，其形成在所述有源区中，并且覆盖所述轻掺杂漏极的侧面和底部；嵌入式应力源，其在所述沟槽中；以及快刻蚀区，其在所述轻掺杂漏极与所述嵌入式应力源之间，其中所述快刻蚀区包括磷，其中分别形成所述轻掺杂漏极与所述嵌入式应力源，其中所述隔离物包括位于所述栅电极的侧壁上的第一隔离物、位于所述第一隔离物上的第二隔离物和位于所述第二隔离物上的第三隔离物，其中所述嵌入式应力源包括下部半导体层以及位于所述下部半导体层上的上部半导体层，所述下部半导体层包括第一半导体层和第二半导体层，所述第二半导体层在所述沟槽的表面与所述第一半导体层之间，其中所述第二半导体层与所述第一隔离物接触，其中所述上部半导体层的第一宽度窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线偏移于所述下部半导体层的外侧表面，并且其中所述上部半导体层的最上表面高于所述有源区的最上表面。...

【技术特征摘要】
2012.11.22 KR 10-2012-0133248;2013.01.04 KR 10-2011.一种半导体器件，包括：衬底，其包括有源区；栅电极，其在所述有源区上；隔离物，其位于所述栅电极的侧部上；沟槽，其在与所述栅电极的侧部相邻的所述有源区中，其中所述沟槽包括所述有源区的凹口部分；轻掺杂漏极，其在与所述栅电极的侧部相邻的所述有源区中；晕环，其形成在所述有源区中，并且覆盖所述轻掺杂漏极的侧面和底部；嵌入式应力源，其在所述沟槽中；以及快刻蚀区，其在所述轻掺杂漏极与所述嵌入式应力源之间，其中所述快刻蚀区包括磷，其中分别形成所述轻掺杂漏极与所述嵌入式应力源，其中所述隔离物包括位于所述栅电极的侧壁上的第一隔离物、位于所述第一隔离物上的第二隔离物和位于所述第二隔离物上的第三隔离物，其中所述嵌入式应力源包括下部半导体层以及位于所述下部半导体层上的上部半导体层，所述下部半导体层包括第一半导体层和第二半导体层，所述第二半导体层在所述沟槽的表面与所述第一半导体层之间，其中所述第二半导体层与所述第一隔离物接触，其中所述上部半导体层的第一宽度窄于所述下部半导体层的第二宽度，并且所述上部半导体层的侧表面的对准线偏移于所述下部半导体层的外侧表面，并且其中所述上部半导体层的最上表面高于所述有源区的最上表面。2.如权利要求1所述的半导体器件，其中：所述下部半导体层包括硅锗层，所述上部半导体层包括硅层或硅锗层；并且所述下部半导体层的锗浓度大于所述上部半导体层的锗浓度。3.如权利要求1所述的半导体器件，其中：所述第一半导体层包括硼和锗；并且所述第一半导体层的锗浓度大于所述第二半导体层的锗浓度。4.如权利要求1所述的半导体器件，其中所述上部半导体层的最下部分低于所述下部半导体层的最上表面，并且其中所述下部半导体层的最上表面高于所述有源区的最上表面。5.如权利要求4所述的半导体器件，其中所述下部半导体层与所述上部半导体层的侧部和底部接触。6.如权利要求1所述的半导体器件，其中：所述隔离物在所述上部半导体层与所述栅电极之间，其中所述下部半导体层与所述隔离物的侧部和底部接触，并且所述上部半导体层与所述隔离物分隔开。7.如权利要求1所述的半导体器件，还包括：附加隔离物，其在所述上部半导体层与所述栅电极之间，其中所述附加隔离物与所述下部半导体层的最上表面和所述上部半导体层的侧部接触。8.如权利要求7所述的半导体器件，其中所述上部半导体层的最下部分低于所述附加隔离物的最下表面。9.如权利要求1所述的半导体器件，其中所述轻掺杂漏极包括硼和磷，并且所述轻掺杂漏极的磷浓度的范围是5E18原子/cm3至1E19原子/cm3。10.一种半导体器件，包括：衬底，其包括第一区域和第二区域，其中所述第一区域和所述第二区域分别包括不同的图案密度；第一栅电极，其在所述第一区域中的第一有源区上；第一隔离物，其位于所述第一栅电极的侧部上；第一附加隔离物，其在所述第一隔离物上；第一沟槽，其在与所述第一栅电极的侧部相邻的所述第一有源区中；第一轻掺杂漏极，其在与所述第一栅电极的侧部相邻的所述第一有源区中；第一晕环，其形成在所述第一有源区中，并且覆盖所述第一轻掺杂漏极的侧面和底部；第一嵌入式应力源，其在所述第一沟槽中；第一快刻蚀区，其在所述第一轻掺杂漏极与所述第一嵌入式应力源之间，其中所述第一快刻蚀区包括磷；第二栅电极，其在所述第二区域中的第二有源区上；第二隔离物，其位于所述第二栅电极的侧部上；第二附加隔离物，其在所述第二隔离物上；第二沟槽，其在与所述第二栅电极的侧部相邻的所述第二有源区中；第二轻掺杂漏极，其在与所述第二栅电极的侧部相邻的所述第二有源区中；以及第二晕环，其形成在所述第二有源区中，并且覆盖所述第二轻掺杂漏极的侧面和底部；第二嵌入式应力源，其在所述第二沟槽中；以及第二快刻蚀区，其在所述第二轻掺杂漏极与所述第二嵌入式应力源之间，其中所述第二快刻蚀区包括磷，其中分别形成所述第一轻掺杂漏极与所述第一嵌入式应力源，并且分别形成所述第二轻掺杂漏极与所述第二嵌入式应力源，其中所述第一隔离物包括位于所述第一栅电极的侧壁上的第一内隔离物、位于所述第一内隔离物上的第一中间隔离物和位于所述第一中间隔离物上的第一外隔离物，其中所述第二隔离物包括位于所述第二栅电极的侧壁上的第二内隔离物、位于所述第二内隔离物上的第二中间隔离物和位于所述第二中间隔离物上的第二外隔离物，其中...

【专利技术属性】
技术研发人员：申东石，姜显澈，卢东贤，朴判贵，慎居明，李来寅，李哲雄，郑会晟，金永倬，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR