A LDPC decoder based on FPGA and its decoding method belong to the field of channel coding technology in the field of communication. The invention solves the problem of how to improve the throughput of LDPC decoder while reducing hardware resource overhead. The invention separates the serial circuit from the parallel part by using the method of ping-pong buffer, and each part adopts an independent clock to ensure the inflow and outflow of continuous data stream and high throughput; moreover, the invention adopts a new cyclic storage method to solve the address conflict problem, avoids the use of barrel shift registers or connection networks, and reduces the hardware resource occupation of the decoding circuit. Utilization rate. When the partial parallel decoding structure of the present invention is adopted, the parallelism is 7, the main clock frequency is 110 MHz, the bit rate is 7/8, the sub-matrix dimension is 511, the number of iterations is 15, and the average variable node update clock number is 1.008, the maximum throughput rate is about 356.48 Mbps. The invention can be applied to the technical field of channel coding in the field of communication.
【技术实现步骤摘要】
一种基于FPGA的LDPC译码器及译码方法
本专利技术属于通信领域中信道编码
,具体涉及一种LDPC译码器及译码方法。
技术介绍
随着现代通信技术的不断进步,通信系统逐渐向吞吐率更高、容量更大及可靠性更高的方向发展,纠错码作为一类信道编码,是一种提高通信质量的主要方法。其中,LDPC码是一种性能逼近香农限的分组码,具有抗连续突发错误、纠错能力强、实现复杂度低、译码时延小的特点。适合硬件实现的最小和译码算法目前已得到广泛应用。规定Rcv代表第c个校验节点到第v个变量节点传递的置信度信息,Lvc代表第v个变量节点到第c个校验节点传递的置信度信息,Rmv代表第m个校验节点到第v个变量节点传递的置信度信息,Lnc代表第n个变量节点到第c个校验节点传递的置信度信息,N(c)为与第c个校验节点相连的所有变量节点的集合,N(c)\v则为N(c)中除去变量节点v后的变量节点集合,M(v)为与第v个变量节点相连的所有校验节点的集合,M(v)\c则为M(v)中除去校验节点c后的校验节点集合,Rv表示接收到的对数似然比,Lv表示后验概率值。则有对Lv硬判决即可得到译码结果。在实际译码器设计中,希望利用有限的硬件资源提高LDPC译码器的吞吐率,因此必须提高LDPC译码主体部分的并行度。但译码器主体部分之外的连接电路需要采用串行数据传输方式,以便于其他模块,如解调模块、协议解析模块或信元译码模块连接。因此,为了提高译码器的吞吐率,如何处理串并行关系是重点考虑的问题。提高译码器并行度时,需要使每次增加每个内存地址上存储数据的个数,但这样会造成地址冲突。为了规避内存冲突,Wang ...
【技术保护点】
1.一种基于FPGA的LDPC译码器,其特征在于,所述LDPC译码器包括信道似然比乒乓存储模块、置信度消息存储模块、硬判决信息存储模块、译码结果乒乓缓存模块、校验节点更新模块、变量节点更新模块、硬判决校验模块、控制模块及输出模块;所述信道似然比乒乓存储模块用于接收、并存储输入到译码器的信道对数似然比信息,并将信道对数似然比信息提供给所述变量节点更新模块;所述置信度消息存储模块用于存储校验节点更新模块与变量节点更新模块计算得到的的置信度消息;所述校验节点更新模块用于完成校验节点到变量节点置信度消息的计算,并将置信度消息存储到置信度消息存储模块;所述变量节点更新模块用于完成变量节点到校验节点置信度消息的计算,并将置信度消息存储到置信度消息存储模块;并进行变量节点似后验概率的计算,并根据变量节点似后验概率进行硬判决,输出硬判决信息和译码结果;所述硬判决信息存储模块用来接收、并存储变量节点更新模块每次迭代输出的硬判决信息;所述硬判决校验模块用于读取硬判决信息存储模块输出的的硬判决信息并进行校验;所述控制模块用于控制整个软判决迭代译码有序进行;所述译码结果乒乓缓存模块用来接收、并存储译码结果;所 ...
【技术特征摘要】
1.一种基于FPGA的LDPC译码器,其特征在于,所述LDPC译码器包括信道似然比乒乓存储模块、置信度消息存储模块、硬判决信息存储模块、译码结果乒乓缓存模块、校验节点更新模块、变量节点更新模块、硬判决校验模块、控制模块及输出模块;所述信道似然比乒乓存储模块用于接收、并存储输入到译码器的信道对数似然比信息,并将信道对数似然比信息提供给所述变量节点更新模块;所述置信度消息存储模块用于存储校验节点更新模块与变量节点更新模块计算得到的的置信度消息;所述校验节点更新模块用于完成校验节点到变量节点置信度消息的计算,并将置信度消息存储到置信度消息存储模块;所述变量节点更新模块用于完成变量节点到校验节点置信度消息的计算,并将置信度消息存储到置信度消息存储模块;并进行变量节点似后验概率的计算,并根据变量节点似后验概率进行硬判决,输出硬判决信息和译码结果;所述硬判决信息存储模块用来接收、并存储变量节点更新模块每次迭代输出的硬判决信息;所述硬判决校验模块用于读取硬判决信息存储模块输出的的硬判决信息并进行校验;所述控制模块用于控制整个软判决迭代译码有序进行;所述译码结果乒乓缓存模块用来接收、并存储译码结果;所述输出模块用于输出译码结果。2.根据权利要求1所述的一种基于FPGA的LDPC译码器,其特征在于,所述信道似然比乒乓存储模块为乒乓存储对结构。3.根据权利要求2所述的一种基于FPGA的LDPC译码器,其特征在于,所述信道似然比乒乓存储模块包括16对位宽为P×8、深度为511/P的RAM,P为置信度消息存储模块每个地址的数据位数。4.根据权利要求3所述的一种基于FPGA的LDPC译码器,其特征在于,所述置信度消息存储模块包括64个位宽为P×8,深度为511/P的RAM。5.基于权利要求1所述的一种基于FPGA的LDPC译码器的译码方法,其特征在于,该方法通过以下步骤实现:步骤一、初始化译码器:信道似然比乒乓存储模块接收、并存储输入到译码器的信道对数似然比信息,将置信度消息存储模块内的信息初始化为输入到译码器的信道对数似然比信息;步骤二、校验节点更新模块利用置信度消息存储模块内的信息计算校验节点到变量节点置信度消息,并将计算出的置信度消息存储到置信度消息存储模块;步骤三、变...
【专利技术属性】
技术研发人员:张佳岩,苏怡宁,赵洪林,马永奎,卢昊,高玉龙,白旭,
申请(专利权)人:哈尔滨工业大学,
类型:发明
国别省市:黑龙江,23
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