锁相环内部延时电路和锁相环制造技术

本发明专利技术公开了一种锁相环内部延时电路，包括由延时单元组成的延时链，延时单元中PMOS5的栅极加偏置电压，漏极与NMOS1和NMOS2的源极连接，NMOS1的漏极与PMOS1的漏极、PMOS2的漏极和栅极连接作为输出端，NMOS2的漏极与PMOS3的漏极和栅极和PMOS4的漏极连接作为输出端，PMOS1、PMOS4的栅极分别加偏置电压，PMOS1、PMOS2、PMOS3、PMOS4的源极相连，NMOS1和NMOS2的栅极与其他延时单元的输出端连接。还公开由延时电路组成的锁相环。通过调节偏置电压，能够将频率稳定在一个所需的输出频率，减小芯片面积，降低成本。

Internal Delay Circuit and Phase-Locked Loop of PLL

The invention discloses an internal delay circuit of a phase-locked loop, which includes a delay chain consisting of a delay unit, a gate bias voltage of PMOS5 in the delay unit, a drain connected with the source of NMOS 1 and NMOS 2, a drain connected with the drain of PMOS 1, a drain and a gate connected with the drain of PMOS 2 as an output terminal, and a drain connected with the drain and gate of PMOS 3 and a drain connected with the drain of PMOS 4 as an output terminal. 1. The gate of PMOS 4 is bias voltage, the source of PMOS 1, PMOS 2, PMOS 3, PMOS 4 is connected, and the gate of NMOS 1 and NMOS 2 is connected with the output of other delay units. A phase-locked loop composed of a delay circuit is also disclosed. By adjusting the bias voltage, the frequency can be stabilized at a desired output frequency, the chip area can be reduced, and the cost can be reduced.

【技术实现步骤摘要】
锁相环内部延时电路和锁相环
本专利技术涉及集成电路
，具体的说，是一种锁相环内部延时电路和锁相环。
技术介绍
锁相环(Phase-LockedLoop，PLL)对输入的模拟时钟信号通过倍频方式生成的特定的数字时钟信号，时钟信号非常广泛地应用在各种电路之中。而压控振荡器是锁相环中的重要组成部分，一般所说压控振荡器指输出频率与输入控制电压有对应关系的振荡电路。压控振荡器根据结构分为：LC压控振荡器、RC压控振荡器、晶体压控振荡器。对压控振荡器的技术主要要求有：频率稳定性好，控制灵敏度高，调频范围宽等。而在集成电路设计中，相对而言，RC压控振荡器精度不够，LC压控振荡器空间过大，而晶体压控振荡器，尺寸小适用于集成电路中，且具有高稳定输出特性。而晶体压控振荡器中的核心部件延时电路，则是设计的核心，其电路的设计及参数设定也就决定了晶体压控振荡器的好坏。
技术实现思路
本专利技术的目的在于提供一种锁相环内部延时电路和锁相环，能够提供稳定的可控输出频率，并且能够提供特定的输出频率。本专利技术通过下述技术方案解决上述问题：一种锁相环内部延时电路，所述延时电路包括由多个延时单元组成的延时链，所述延时单元由PMOS1、PMOS2、PMOS3、PMOS4、PMOS5、NMOS1和NMOS2构成，所述PMOS5的栅极加偏置电压VN，PMOS5的源极接地，PMOS5的漏极与所述NMOS1和NMOS2的源极连接，NMOS1的漏极与所述PMOS1的漏极、PMOS2的漏极和PMOS2的栅极连接并作为第一输出端，NMOS2的漏极与所述PMOS3的漏极、PMOS3的栅极和PMOS4的漏极连接并作为第二输出端，所述PMOS1、PMOS4的栅极分别加偏置电压VP，所述PMOS1、PMOS2、PMOS3、PMOS4的源极相连，所述NMOS1的栅极和NMOS2的栅极与延时链上前一个延时单元的两个输出端分别连接。PMOS1、PMOS2、PMOS3、PMOS4、PMOS5以及NMOS1和NMOS2构成差分振荡延时电路。PMOS5类似电流源，为电路提供电流，PMOS1和PMOS4用来改变电路的偏置电压，是可控延时电路的重要组成，通过改变PMOS1和PMOS4的偏置电压来控制延时单元工作的频率范围，PMOS2和PMOS3以及NMOS1和NMOS2形成两个反相器，共同构成差分电路结构，差分电路的机构能够有效的抑制共模噪声和电源噪声带来的影响。NMOS1和NMOS2分别与另一延时单元的输出端相连，从而构成延时链。由于采用了全差分电路结构，突破了单端输出的反相器构成的延时链只能依靠奇数个延时单元来达到振荡目的的限制，本设计可采用奇数个或者偶数个延时单元来达到振荡的目的。使用的延时单元越少，能够得到的输出频率越高，因此，优选采用三个延时单元组成的闭合延时链，构成反馈电路，设计结构简单，能够得到10～600MHz稳定输出频率。一种包括锁相环内部延时电路的锁相环，由延时电路和与所述延时电路的输出端依次连接的鉴相器、电荷泵和滤波电路，所述延时电路和鉴相器输入相同的参考时钟信号，所述滤波电路将用于控制延时电路振荡频率的控制电压信号输出至延时电路。延时电路将输入的参考时钟信号延时后在鉴相器中与原始的参考时钟信号进行对比，产生相位差信号，再通过电荷泵和滤波电路转化为控制电压信号，进而控制延时电路振荡频率。通过调节偏置电压，能够实现10～600MHz的频率范围，保证输出频率快速稳定。相比较RC振荡器和LC振荡器而言，本设计采用的拓扑结构，有着更高集成度，更为精准，延时可控等优点，较小的面积让它可以在更多的方面得到应用。本专利技术与现有技术相比，具有以下优点及有益效果：(1)本专利技术采用全差分结构，均采用MOS管构成，能够减小芯片面积，降低成本，同时提供稳定的可控延时输出频率，适用于全速USB，在音频、话音领域有着良好的表现。(2)本专利技术计的电路参数能够得到10～600MHz稳定输出频率，通过调节偏置电压，能够将频率稳定在一个特定的输出频率。在各种工艺下，采用该参数结构，输出均能够得到保障。附图说明图1为延时单元的电路图；图2为锁相环的电路结构示意图；图3为本专利技术的延时链示意图。具体实施方式下面结合实施例对本专利技术作进一步地详细说明，但本专利技术的实施方式不限于此。实施例1：结合附图1和图3所示，一种锁相环内部延时电路，所述延时电路包括由多个延时单元组成的延时链，所述延时单元由PMOS1、PMOS2、PMOS3、PMOS4、PMOS5、NMOS1和NMOS2构成，所述PMOS5的栅极加偏置电压VN，PMOS5的源极接地，PMOS5的漏极与所述NMOS1和NMOS2的源极连接，NMOS1的漏极与所述PMOS1的漏极、PMOS2的漏极和PMOS2的栅极连接并作为第一输出端，NMOS2的漏极与所述PMOS3的漏极、PMOS3的栅极和PMOS4的漏极连接并作为第二输出端，所述PMOS1、PMOS4的栅极分别加偏置电压VP，所述PMOS1、PMOS2、PMOS3、PMOS4的源极相连，所述NMOS1的栅极和NMOS2的栅极与延时链上前一个延时单元的两个输出端分别连接。采用smic110nm工艺，调节NMOS和PMOS参数如图1所示，PMOS1、PMOS2、PMOS3、PMOS4的参数为：p12；W＝3u；L＝400n；fingers:1；m＝1；PMOS5的参数为：p12；W＝3u；L＝700n；fingers:1；m＝2；NMOS1的栅极和NMOS2的参数为：n12；W＝3u；L＝700n；fingers:1；m＝2。以上为MOS管的物理尺寸，通过设计和软件仿真确定MOS管的参数，基于这个参数，通过调整偏置电压VP和偏置电压VN的电压范围，可以获得在10～600MHz范围内任意稳定的时钟频率。在PMOS5的栅极加偏置电压VN，使其供给电流到整个电路，在PMOS1、PMOS4的栅极加偏置电压VP控制延时电路工作的频率范围，而NMOS1的栅极和NMOS2的栅极分别与另一延时电路的输出端相连，从而构成延时链。PMOS1、PMOS2、PMOS3、PMOS4、PMOS5以及NMOS1和NMOS2构成差分振荡延时电路。PMOS5类似电流源，为电路提供电流，PMOS1和PMOS4用来改变电路的偏置电压，是可控延时电路的重要组成，通过改变PMOS1和PMOS4的偏置电压来控制延时单元工作的频率范围，PMOS2和PMOS3以及NMOS1和NMOS2形成两个反相器，共同构成差分电路结构，差分电路的机构能够有效的抑制共模噪声和电源噪声带来的影响。NMOS1和NMOS2分别与另一延时单元的输出端相连，从而构成延时链。由于采用了全差分电路结构，突破了单端输出的反相器构成的延时链只能依靠奇数个延时单元来达到振荡目的的限制，本设计采用的全差分电路结构，即使使用偶数个延时电路也能够达到振荡的目的，使用全差分电路结构能够更好地抑制共模噪声和电源噪声带来的影响。使用的延时单元越少，能够得到的输出频率越高，因此，优选采用三个延时单元组成的闭合延时链，构成反馈电路，设计结构简单，能够得到10～600MHZ稳定输出频率，通过调节偏置电压，能够将频率稳定在一个特定的输出频率，保证输出频率快速稳定。在实际应用中，可用于全速USB模式，通本文档来自技高网...

【技术保护点】
1.一种锁相环内部延时电路，其特征在于，所述延时电路包括由多个延时单元组成的延时链，所述延时单元由PMOS1、PMOS2、PMOS3、PMOS4、PMOS5、NMOS1和NMOS2构成，所述PMOS5的栅极加偏置电压VN，PMOS5的源极接地，PMOS5的漏极与所述NMOS1和NMOS2的源极连接，NMOS1的漏极与所述PMOS1的漏极、PMOS2的漏极和PMOS2的栅极连接并作为第一输出端，NMOS2的漏极与所述PMOS3的漏极、PMOS3的栅极和PMOS4的漏极连接并作为第二输出端，所述PMOS1、PMOS4的栅极分别加偏置电压VP，所述PMOS1、PMOS2、PMOS3、PMOS4的源极相连，所述NMOS1的栅极和NMOS2的栅极与延时链上前一个延时单元的两个输出端分别连接。

【技术特征摘要】
1.一种锁相环内部延时电路，其特征在于，所述延时电路包括由多个延时单元组成的延时链，所述延时单元由PMOS1、PMOS2、PMOS3、PMOS4、PMOS5、NMOS1和NMOS2构成，所述PMOS5的栅极加偏置电压VN，PMOS5的源极接地，PMOS5的漏极与所述NMOS1和NMOS2的源极连接，NMOS1的漏极与所述PMOS1的漏极、PMOS2的漏极和PMOS2的栅极连接并作为第一输出端，NMOS2的漏极与所述PMOS3的漏极、PMOS3的栅极和PMOS4的漏极连接并作为第二输出端，所述PMOS1、PMOS4的栅极...

【专利技术属性】
技术研发人员：李小辉，李想，
申请(专利权)人：四川长虹电器股份有限公司，
类型：发明
国别省市：四川,51