垂直场效应晶体管和包括其的半导体器件制造技术

技术编号:20626706 阅读:61 留言:0更新日期:2019-03-20 16:23
提供了垂直场效应晶体管(vFET)和包括其的半导体器件。该vFET包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案形成在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区在沟道上并掺杂以第二杂质。第二扩散控制图案在沟道与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。

Vertical Field Effect Transistors and Semiconductor Devices Including them

Vertical field effect transistors (vFETs) and semiconductor devices including them are provided. The vFET consists of a first impurity region doped with a first impurity at the upper part of the substrate. The first diffusion control pattern is formed on the first impurity region. The first diffusion control pattern is configured to control the diffusion of the first impurity. The channel extends in a vertical direction basically orthogonal to the upper surface of the substrate. The second impurity region is doped with the second impurity in the channel. The second diffusion control pattern is between the channel and the second impurity region. The second diffusion control pattern is configured to control the diffusion of the second impurity. The gate structure is adjacent to the channel.

【技术实现步骤摘要】
垂直场效应晶体管和包括其的半导体器件
本专利技术构思的示例性实施方式涉及垂直场效应晶体管(vFET),更具体地,涉及包括垂直场效应晶体管的半导体器件。
技术介绍
在vFET中,电流可以在垂直延伸的沟道中流动,并且可受到分别设置在沟道上方和下方的上杂质区和下杂质区的掺杂浓度以及围绕沟道的栅极结构与杂质区之间的距离影响。在包括多个vFET的半导体器件中,如果vFET中的杂质区的掺杂浓度或者栅极结构与杂质区之间的距离不均一,则半导体器件的可靠性会劣化。
技术实现思路
根据本专利技术的一示例性实施方式,一种垂直场效应晶体管(vFET)包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案形成在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区在沟道上并掺杂以第二杂质。第二扩散控制图案在沟道与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。根据本专利技术的一示例性实施方式,一种半导体器件包括在衬底的上部处并掺杂以第一杂质的第一杂质区。第一扩散控制图案在第一杂质区上。第一扩散控制图案配置为控制第一杂质的扩散。沟道沿着平行于衬底的上表面的方向在第一扩散控制图案上彼此间隔开。沟道的每个在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区掺杂以第二杂质并位于沟道上方。第二扩散控制图案在沟道的每个与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。根据本专利技术的一示例性实施方式,一种半导体器件包括在衬底上彼此间隔开的第一扩散控制图案。第一杂质区在第一扩散控制图案下方、在衬底的上部处并掺杂以第一杂质。沟道在第一扩散控制图案上。沟道的每个在与衬底的上表面基本上正交的垂直方向上延伸。第二杂质区掺杂以第二杂质并位于沟道上方。第二扩散控制图案在沟道的每个与第二杂质区之间。第二扩散控制图案配置为控制第二杂质的扩散。栅极结构与沟道相邻。根据本专利技术的一示例性实施方式,一种半导体器件包括衬底和位于衬底的上部处的第一杂质区。第一扩散控制图案设置在第一杂质区上。第一扩散控制图案包括在与衬底的上表面正交的方向上延伸的多个突起。至少两个沟道位于所述多个突起中的突起上方。栅极结构位于所述至少两个沟道之间。第二扩散控制图案位于所述至少两个沟道上方。第二扩散控制图案沿着与衬底的上表面正交的方向位于栅极结构的上表面之上。第二杂质区设置在第二扩散控制图案上。第二杂质区的上表面具有Z字形形状。金属硅化物图案设置在第二杂质区的上表面上。根据本专利技术的示例性实施方式,栅极结构与下杂质区和上杂质区之间的距离可以是基本上恒定的或者可以具有小的分布,因而半导体器件可以具有提高的速度和可靠性。附图说明图1是示出根据本专利技术的一示例性实施方式的半导体器件的剖视图;图2至13是示出根据本专利技术的一示例性实施方式的制造半导体器件的方法的剖视图;图14是示出根据本专利技术的一示例性实施方式的半导体器件的剖视图;以及图15至20是示出根据本专利技术的一示例性实施方式的制造半导体器件的方法的剖视图。具体实施方式下面将参照附图更详细地描述本专利技术的示例性实施方式。就此而言,示例性实施方式可以具有不同的形式,并且不应被解释为限于本专利技术在此描述的示例性实施方式。在整个说明书和附图中,同样的附图标记可以指同样的元件。这里,基本上垂直于衬底100的上表面的方向可以被定义为垂直方向(例如,与衬底100的上表面正交的方向),基本上平行于衬底100的上表面的方向可以被定义为水平方向。水平方向中彼此交叉的两个方向可以分别被定义为第一方向和第二方向。第一方向和第二方向可以彼此垂直。图1是示出根据本专利技术的一示例性实施方式的半导体器件的剖视图。参照图1,半导体器件可以包括:在衬底100的上部处的第一杂质区110,顺序地堆叠在第一杂质区110上的第一扩散控制图案125、沟道135、第二扩散控制图案145和第二杂质区290。栅极结构260可以与沟道135相邻。栅极结构260可以围绕沟道135的至少一部分。例如,栅极结构260可以设置在沟道135的侧壁上。半导体器件可以包括间隔物230、第一电极310和第二电极320、金属硅化物图案300、隔离图案105以及绝缘夹层270。间隔物230可以设置在沟道135的侧壁的一部分上。衬底100可以包括例如硅、锗、硅锗的半导体材料,或者例如GaP、GaAs或GaSb的III-V半导体化合物。在本专利技术的一示例性实施方式中,衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。当p型vFET形成在衬底100上时,例如磷或砷的n型杂质可以被掺杂到衬底100中。当n型vFET形成在衬底100上时,例如硼或铝的p型杂质可以被掺杂到衬底100中。第一杂质区110可以形成在衬底100的上部处,并且可以包括第一杂质。当p型vFET形成在衬底100上时,第一杂质可以包括p型杂质,当n型vFET形成在衬底100上时,第一杂质可以包括n型杂质。第一杂质区110可以通过衬底100上的隔离图案105在第二方向上被分成多个部分。因此,(例如沿着与衬底100的上表面正交的方向)隔离图案105的底表面可以低于第一杂质区110的底表面或者与第一杂质区110的底表面共平面,并且隔离图案105的顶表面可以高于第一杂质区110的顶表面或与第一杂质区110的顶表面共平面。隔离图案105可以包括例如硅氧化物的氧化物。第一杂质区110可以通过第二电极320在第二方向上被进一步分成多个部分。第一扩散控制图案125可以形成在第一杂质区110上,并且可以防止或控制掺杂在第一杂质区110中的第一杂质的扩散。在本专利技术的一示例性实施方式中,多个第一扩散控制图案125可以在第二方向上形成,该多个第一扩散控制图案125可以通过隔离图案105彼此间隔开。多个第一扩散控制图案125可以通过第二电极320进一步彼此间隔开。每个第一扩散控制图案125可以具有不平坦的上表面。例如,每个第一扩散控制图案125可以具有可(例如沿着与衬底100的上表面正交的方向)在垂直方向上突出并彼此间隔开的多个突起126。在本专利技术的一示例性实施方式中,第一扩散控制图案125可以包括无掺杂的硅锗。或者,当p型vFET形成在衬底100上时,第一扩散控制图案125可以包括掺杂以n型杂质的硅锗或掺杂以n型杂质的硅,当n型vFET形成在衬底100上时,第一扩散控制图案125可以包括掺杂以p型杂质的硅锗或掺杂以p型杂质的硅。第一扩散控制图案125的下部还可以包括掺杂在第一杂质区110中的第一杂质,该第一杂质可以通过随后参照图3所示的用于激活第一杂质区110的热处理工艺而从第一杂质区110向上扩散。第一扩散控制图案的下部可以指的是第一扩散控制图案125的位于突起126之下的部分。参照图1,第一杂质在第一扩散控制图案125中扩散到的高度可以由虚线示出。即使在图1中该高度与第一扩散控制图案125的突起126的底部基本上共平面,但本专利技术的示例性实施方式不限于此。即使在图1中该高度与隔离图案105的顶表面基本上共平面,但本专利技术的示例性实施方式不限于此。沟道135可以形成在第一扩散控制图案125的每个突起126上,并且可以(例如沿着与衬底100的上表面正交的方向本文档来自技高网...

【技术保护点】
1.一种垂直场效应晶体管,包括:第一杂质区,在衬底的上部处并掺杂以第一杂质;第一扩散控制图案,在所述第一杂质区上,所述第一扩散控制图案配置为控制所述第一杂质的扩散;沟道,在所述第一扩散控制图案上沿垂直方向延伸,所述垂直方向与所述衬底的上表面基本上正交;第二杂质区,在所述沟道上并掺杂以第二杂质;第二扩散控制图案,在所述沟道与所述第二杂质区之间,所述第二扩散控制图案配置为控制所述第二杂质的扩散;以及栅极结构,与所述沟道相邻。

【技术特征摘要】
2017.09.11 KR 10-2017-01161261.一种垂直场效应晶体管,包括:第一杂质区,在衬底的上部处并掺杂以第一杂质;第一扩散控制图案,在所述第一杂质区上,所述第一扩散控制图案配置为控制所述第一杂质的扩散;沟道,在所述第一扩散控制图案上沿垂直方向延伸,所述垂直方向与所述衬底的上表面基本上正交;第二杂质区,在所述沟道上并掺杂以第二杂质;第二扩散控制图案,在所述沟道与所述第二杂质区之间,所述第二扩散控制图案配置为控制所述第二杂质的扩散;以及栅极结构,与所述沟道相邻。2.根据权利要求1所述的垂直场效应晶体管,其中所述第一扩散控制图案包括硅锗。3.根据权利要求1所述的垂直场效应晶体管,其中所述第一扩散控制图案的下部包括所述第一杂质。4.根据权利要求1所述的垂直场效应晶体管,其中所述第二扩散控制图案包括硅锗。5.根据权利要求4所述的垂直场效应晶体管,其中所述第二扩散控制图案的至少上部包括所述第二杂质。6.根据权利要求1所述的垂直场效应晶体管,还包括:在所述第二杂质区上的第一电极;以及在所述第一杂质区上的第二电极,所述第二电极与所述栅极结构间隔开。7.根据权利要求6所述的垂直场效应晶体管,其中所述第二杂质区的中央上部具有尖锐的上表面,以及其中所述垂直场效应晶体管还包括在所述第二杂质区与所述第一电极之间的金属硅化物图案,所述金属硅化物图案覆盖所述第二杂质区的所述上表面。8.根据权利要求6所述的垂直场效应晶体管,其中所述第一电极的顶表面和所述第二电极的顶表面彼此基本上共平面。9.根据权利要求1所述的垂直场效应晶体管,还包括在所述栅极结构下方的间隔物,所述间隔物覆盖所述沟道的下部。10.根据权利要求9所述的垂直场效应晶体管,其中所述间隔物包括:第一图案,覆盖所述沟道的下侧壁并且包括硅氧化物;以及第二图案,共形地设置在所述第一图案上,所述第二图案包括硅氮化物。11.根据权利要求1所述的垂直场效应晶体管,其中所述栅极结构包括:栅极绝缘图案,设置在所述沟道的中部侧壁上并且包括高k电介质材料;以及栅电极,在所述栅极绝缘...

【专利技术属性】
技术研发人员:刘庭均金昶熹朴星一李东勋
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:韩国,KR

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