集成电路制造技术

本公开涉及集成电路与其形成方法。在一些实施例中，第一氧化物组成位于中电压区中的基板上。第一高介电常数介电组成位于低电压区中的基板上，而第二高介电常数介电组成位于中电压区中的第一氧化物组成上。第一栅极与基板之间隔有第一高介电常数介电组成。第二栅极与基板之间隔有第一氧化物组成与第二高介电常数介电组成。

Integrated circuit

The present disclosure relates to integrated circuits and their forming methods. In some embodiments, the first oxide consists of a substrate located in a medium voltage region. The first high permittivity dielectric composition is located on the substrate in the low voltage region, while the second high permittivity dielectric composition is located on the first oxide composition in the medium voltage region. A first high dielectric constant dielectric composition is separated between the first gate and the substrate. The second gate is separated from the substrate by a first oxide composition and a second high dielectric constant dielectric composition.

【技术实现步骤摘要】
集成电路
本公开实施例涉及集成电路，更特别涉及集成电路中栅极介电层厚度不同的低电压区、中电压区、与高电压区。
技术介绍
半导体集成电路产业过去数十年已经历指数成长。在集成电路演进中，高电压技术已广泛应用于电源管理、整流器、电池保护器、直流马达、车用相关、面板显示器驱动装置(超扭转向列型、薄膜晶体管、有机发光二极管、或类似物)、彩色显示器驱动装置、电源供应相关、电信、或类似应用。另一方面，功能密度(如单位芯片面积的内连线装置数目)通常随着几何尺寸(如最小构件或线路)缩小而增加。随着技术结点缩小，一些集成电路设计中的进展之一是将多晶硅栅极取代为金属栅极，以改良装置效能并缩小结构尺寸。置换栅极技术的半导体装置可支援逻辑核心，使延伸功能可整合至具有逻辑核心的相同芯片上。上述整合可减少半导体装置与支援逻辑核心之间不希望发生的通信损失。然而，将高电压装置嵌入置换栅极技术(又称作高介电常数介电物/金属栅极)仍面临挑战，特别是在28nm节点及尺寸更小的工艺中。
技术实现思路
本公开一实施例提供的集成电路，包括第一晶体管栅极堆叠，位于定义在基板上的低电压区中，其中第一晶体管栅极堆叠包括第一栅极，以及分隔第一栅极与基板的第一栅极介电物，其中第一栅极介电物包括第一高介电常数介电组成；第二晶体管栅极堆叠，位于定义在基板上的中电压区中，其中第二晶体管栅极堆叠包括第二栅极，以及分隔第二栅极与基板的第二栅极介电物，其中第二栅极介电物包括第二高介电常数介电组成与第一氧化物组成；以及第三晶体管栅极堆叠，位于定义在基板上的高电压区中，其中第三晶体管栅极堆叠包括第三栅极，以及分隔第三栅极与基板的第三栅极介电物，其中第三栅极介电物包括第三高介电常数介电组成、第二氧化物组成、以及第一层间介电层。附图说明图1是一些实施例中，包含低电压区、中电压区、与高电压区整合至基板中的集成电路其剖视图。图2是一些额外实施例中，包含低电压区、中电压区、与高电压区整合至基板中的集成电路其剖视图。图3至图15是一些实施例中，用以形成包含低电压区、中电压区、与高电压区整合至基板中的集成电路的方法其一系列的剖视图。图16是一些实施例中，用以形成包含低电压区、中电压区、与高电压区整合至基板中的集成电路的方法其流程图。附图标记说明：100、200集成电路102低电压区103中电压区104高电压区106基板108a第一氧化物组成108b第二氧化物组成110a第一高介电常数介电组成110b第二高介电常数介电组成110c第三高介电常数介电组成112第一晶体管栅极堆叠113第二晶体管栅极堆叠114第三晶体管栅极堆叠116第一层间介电层118、504阻挡层120a第一接点通孔120b第二接点通孔122第一栅极123第二栅极124第三栅极126第二层间介电层128第一金属层128a第一金属线路128b第二金属线路128c第三金属线路130硅化物层132、302第一栅极介电层133、502第二栅极介电层134第三栅极介电层136第三层间介电层136a第一部分136b第二部分136c第三部分138硬掩模140侧壁间隔物142接点蚀刻停止层144源极/漏极区300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500剖视图402、602光掩模506第一多晶硅层508、1302硬掩模层702第二多晶硅层802第一介电层804第二介电层902第一栅极堆叠903第二栅极堆叠904第三栅极堆叠1304开口1402掩模层1600方法1602、1604、1606、1608、1610、1612、1614、1616、1618、1620步骤具体实施方式下述公开内容提供许多不同实施例或实例以实施本公开的不同结构。下述特定构件与排列的实施例是用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多个实例可采用重复标号及/或符号使说明简化及明确，但这些重复不代表多种实施例中相同标号的元件之间具有相同的对应关系。此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。高介电常数介电物与金属栅极技术，已成为下一世代的互补式金属氧化物半导体装置的领跑者之一。高介电常数介电物与金属栅极技术含有高介电常数介电物，以增加晶体管电容并降低漏电流。金属栅极有助于Fermi等级的钉扎，且可调整栅极至低临界电压。结合金属栅极与高介电常数介电物，高介电常数介电物与金属栅极技术可让尺寸更小，并让集成芯片作用的功率更低。高介电常数介电物与金属栅极技术可用于存储装置、显示装置、感测装置、或其他应用，其可将高电压区整合至集成电路中，以提供比公知金属氧化物半导体装置更高的功率与更高的崩溃电压。制作这种集成电路的因子可包括具有多种尺寸的装置工艺整合，比如具有不同操作电压的装置其不同的栅极介电层厚度、沟道长度、及/或沟道宽度。此外，由于制作集成电路时需采用平坦化工艺(比如平坦化金属与层间介电物)，碟形效应(特别是在具有较大装置面积的高电压装置)会限制高电压装置的沟道尺寸。本公开关于包含低电压区、中电压区、与高电压区整合至基板中的集成电路，与此集成电路的形成方法。如图1所示的一些实施例中，集成电路100包含低电压区102、中电压区103、与高电压区104，其各自具有第一晶体管栅极堆叠112、第二晶体管栅极堆叠113、与第三晶体管栅极堆叠114。在一些实施例中，低电压区102中的第一栅极122可为金属栅极置换工艺形成的金属栅极，且第一栅极介电层132可包含高介电常数介电层。中电压区103中的第二栅极123可包含多晶硅。第二栅极介电层133可比第一栅极介电层132厚，且可包含高介电常数介电层与额外的氧化物层。此外，内连线结构的金属层的第三金属线路128c可作为高电压区中的第三栅极124。对应的第三栅极介电层134可包含第三高介电常数介电组成110c、第二氧化物组成108b、以及第一层间介电层116。通过具有置换栅极技术的下述工艺，可形成多种栅极(比如金属的第一栅极122、多晶硅的第二栅极123、及/或内连线结构的金属线路的第三栅极124)，以及具有不同高度与组成的多种栅极介电层(比如第一栅极介电层132、第二栅极介电层133、及/或第三栅极介电层134)，以改善装置效能并简化工艺，使新的技术节点可能进一步缩小。如图1所示，集成电路100位于基板106上，且包含低电压区102、中电压区103、与高电压区104。第一晶体管栅极堆叠112位于低电压区102中。第一晶体管栅极堆叠112设置以在第一操作电压下操作。例示性的第一操作电压可为1V、1.5V、2.5V、或小于约3V的其他电压。第一晶体管栅极堆叠112包含第一栅极122，以及分隔第一栅极122与基板106的第一栅极介电层132。阻挡层118可位于第一栅极堆叠122与第一高介电常数介电组成110a之间。阻挡层118可包含金属或金属合金材料，比如本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：一第一晶体管栅极堆叠，位于定义在一基板上的一低电压区中，其中该第一晶体管栅极堆叠包括一第一栅极，以及分隔该第一栅极与该基板的一第一栅极介电物，其中该第一栅极介电物包括一第一高介电常数介电组成；一第二晶体管栅极堆叠，位于定义在该基板上的一中电压区中，其中该第二晶体管栅极堆叠包括一第二栅极，以及分隔该第二栅极与该基板的一第二栅极介电物，其中该第二栅极介电物包括一第二高介电常数介电组成与一第一氧化物组成；以及一第三晶体管栅极堆叠，位于定义在该基板上的一高电压区中，其中该第三晶体管栅极堆叠包括一第三栅极，以及分隔该第三栅极与该基板的一第三栅极介电物，其中该第三栅极介电物包括一第三高介电常数介电组成、一第二氧化物组成、以及一第一层间介电层。

【技术特征摘要】
2017.09.13 US 15/703,1161.一种集成电路，包括：一第一晶体管栅极堆叠，位于定义在一基板上的一低电压区中，其中该第一晶体管栅极堆叠包括一第一栅极，以及分隔该第一栅极与该基板的一第一栅极介电物，其中该第一栅极介电物包括一第一高介电常数介电组成；一第二晶体管栅极堆叠，位于定义在该基板上的一中电压区中，其中该第二...

【专利技术属性】
技术研发人员：郑光茗，亚历山大·卡尼斯基，段孝勤，周建志，陈奕升，陈奕寰，范富杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71