半导体装置的连接结构以及其制作方法制造方法及图纸

本发明专利技术公开一种半导体装置的连接结构以及其制作方法。半导体装置的连接结构，包括层间介电层、顶部金属结构以及保护层。层间介电层设置于基底上。顶部金属结构设置于层间介电层上。顶部金属结构包括一底部以及一顶部。顶部设置于底部上，底部具有一第一侧壁，而顶部具有一第二侧壁。第一侧壁的斜率大于第二侧壁的斜率。保护层共形地设置于第二侧壁上、第一侧壁上以及层间介电层的上表面上。

Connection Structure of Semiconductor Device and Its Fabrication Method

The invention discloses a connection structure of a semiconductor device and a manufacturing method thereof. The connection structure of a semiconductor device includes an interlayer dielectric layer, a top metal structure and a protective layer. The interlayer dielectric layer is arranged on the substrate. The top metal structure is arranged on the interlayer dielectric layer. The top metal structure includes a bottom and a top. The top is arranged on the bottom, with a first side wall at the bottom and a second side wall at the top. The slope of the first side wall is larger than that of the second side wall. The protective layer is conformally arranged on the second side wall, the first side wall and the upper surface of the interlayer dielectric layer.

【技术实现步骤摘要】
半导体装置的连接结构以及其制作方法
本专利技术涉及一种半导体装置的连接结构以及其制作方法，尤其是涉及一种具有顶部金属结构的连接结构以及其制作方法。
技术介绍
在半导体制造领域中，集成电路中的元件(例如晶体管等)尺寸不断地微缩以提升芯片效能。然而，随着元件的密度增加，电阻电容的延迟效应(RCdelay)成为影响元件效能的原因之一。因此，需通过降低金属互连结构的电阻或/及降低层间介电层(interlayerdielectric，ILD)的电容来减少电阻电容延迟效应。在金属互连结构中，位于顶端的顶部金属(topmetal)上会形成一保护层以覆盖顶部金属以及层间介电层。然而，由于一般顶部金属的厚度远厚于保护层，故容易发生保护层覆盖状况不理想以及于保护层中产生裂缝等问题，导致位于层间介电层中的金属互连结构或甚至位于层间介电层下的半导体元件受到不良影响，使得产品的生产良率以及可靠度(reliability)降低。
技术实现思路
本专利技术提供了一种半导体装置的连接结构以及其制作方法，利用形成具有两段不同斜率的侧壁的顶部金属结构来改善形成于顶部金属结构以及层间介电层上的保护层的覆盖状况，避免于保护层中发生裂缝，进而改善产品的生产良率以及可靠度。本专利技术的一实施例提供一种半导体装置的连接结构，包括一层间介电层、一顶部金属结构以及一保护层。层间介电层设置于一基底上。顶部金属结构设置于层间介电层上，且顶部金属结构包括一底部以及一顶部。顶部设置于底部上，底部具有一第一侧壁，顶部具有一第二侧壁，且第一侧壁的斜率大于第二侧壁的斜率。保护层共形地设置于第二侧壁上、第一侧壁上以及层间介电层的一上表面上。本专利技术的一实施例提供一种半导体装置的连接结构的制作方法，包括下列步骤。首先，提供一基底。在基底上形成一层间介电层。在层间介电层上形成一顶部金属结构。顶部金属结构包括一底部以及一顶部。顶部设置于底部上，底部具有一第一侧壁，顶部具有一第二侧壁，且第一侧壁的斜率大于第二侧壁的斜率。接着，于第二侧壁上、第一侧壁上以及层间介电层的一上表面上共形地形成一保护层。附图说明图1为本专利技术一实施例的半导体装置的连接结构的示意图；图2至图4为本专利技术一实施例的半导体装置的连接结构的制作方法示意图，其中图3为蚀刻制作工艺的流程示意图；图4为图2之后的状况示意图。主要元件符号说明10基底20层间介电层30互连结构31金属层32插塞40顶部金属层40P顶部金属结构41底部42顶部50图案化光致抗蚀剂层60保护层61第一层62第二层91蚀刻制作工艺100半导体装置的连接结构D1第一方向D2第二方向S20第一上表面S42第二上表面SP1、SP2步骤SW1第一侧壁SW2第二侧壁T31第五厚度T40第一厚度T41第二厚度T42第三厚度T60第四厚度W31第一宽度W41第二宽度具体实施方式请参阅图1。图1所绘示为本专利技术一实施例的半导体装置的连接结构的示意图。如图1所示，本实施例的半导体装置的连接结构100包括一层间介电层(interlayerdielectric，ILD)20、一顶部金属(topmetal)结构40P以及一保护层60。层间介电层20设置于一基底10上。基底10可包括半导体基底例如硅基底、硅锗半导体基底或硅覆绝缘(silicon-on-insulator,SOI)基底等，但并不以此为限。在一些实施例中，可于层间介电层20形成之前先于基底10上形成半导体元件(例如硅基场效晶体管，未绘示)，然后再形成层间介电层20覆盖半导体元件，但并不以此为限。层间介电层20的材料可包括氮氧化硅、氧化硅或其他适合的介电材料。顶部金属结构40P设置于层间介电层20上，且顶部金属结构40P包括一底部41以及一顶部42。顶部42设置于底部41上，而底部41可于基底10的厚度方向(例如图1中所示的第一方向D1)上位于层间介电层20与顶部42之间。底部41具有一第一侧壁SW1，顶部42具有一第二侧壁SW2，且第一侧壁SW1的斜率大于第二侧壁SW2的斜率。值得说明的是，上述的第一侧壁SW1的斜率与第二侧壁SW2的斜率可基于以层间介电层20的上表面(例如图1中所示的第一上表面S20)当作为水平面而计算出，但并不以此为限。在一些实施例中，第一侧壁SW1与层间介电层20的第一上表面S20之间的夹角可大于45度且小于90度，换句话说，第一侧壁SW1的斜率可大于1，但并不以此为限。顶部金属结构40P的材料可包括铝、银、铬、钛、钼、上述材料的复合层、上述材料的合金或其他适合的金属导电材料。保护层60共形地(conformally)设置于第二侧壁SW2上、第一侧壁SW1上、层间介电层20的第一上表面S20上以及顶部金属结构40P的一上表面(例如图1中所示的第二上表面S42)上。在一些实施例中，保护层60可包括单层或多层的绝缘材料例如氮化硅、氮氧化硅、氧化硅或磷硅玻璃(phosphosilicateglass，PSG)，但并不以此为限。举例来说，保护层60可包括一第一层61以及一第二层62，第一层61可共形地形成于第二侧壁SW2上、第一侧壁SW1上、层间介电层20的第一上表面S20上以及顶部金属结构40P的第二上表面S42上，而第二层62可共形地形成于第一层61上。此外，在一些实施例中，第一层61可为PSG层，而第二层62可为氮化硅层，但并不以此为限。如图1所示，在一些实施例中，顶部金属结构40P的顶部42可直接连接顶部金属结构40P的底部41，而顶部42的第二侧壁SW2可直接连接且直接接触底部41的第一侧壁SW1，且底部41的第一侧壁SW1可直接连接且直接接触层间介电层20的第一上表面S20。此外，顶部42的第二侧壁SW2可直接连接且直接接触第二上表面S42，故顶部金属结构40P可被视为一上窄下宽的结构，而顶部42与底部41的剖面形状可分别为一梯形，且顶部42的梯形的下底可为底部41的梯形的上底，但并不以此为限。此外，为了使顶部金属结构40P的整体电阻降低，顶部金属结构40P需具有一定的厚度，例如在一些实施例中，顶部金属结构40P的厚度(例如图1中所示的第一厚度T40)可大于或等于14000埃米，但并不以此为限。因此，相对来说，顶部金属结构40P的第一厚度T40会大于保护层60的厚度(例如图1中所示的第四厚度T60)，而相较于仅具有单一斜率的侧壁的顶部金属结构，本专利技术的具有至少两段不同斜率的侧壁的顶部金属结构40P可用以改善形成于顶部金属结构40P以及层间介电层20上的保护层60的覆盖状况。由于顶部42的第二侧壁SW2与第二上表面S42之间的夹角相对变大，故可舒缓保护层60于转角处(例如第二侧壁SW2与第二上表面S42之间的转角或/及第一侧壁SW1与第一上表面S20之间的转角)的应力状况，因此可避免于保护层60中发生裂缝并达到改善产品生产良率以及产品可靠度的效果。在一些实施例中，为了降低顶部金属结构40P的顶部42对于顶部金属结构40P的整体电阻的影响，顶部金属结构40P的底部41的厚度(例如图1中所示的第二厚度T41)可大于顶部金属结构40P的顶部42的厚度(例如图1中所示的第三厚度T42)，但并不以此为限。在另一些实施例中，也可视需要使顶部金属结构40P的顶部42的第三厚度T42大于底部41的第二厚本文档来自技高网...

【技术保护点】
1.一种半导体装置的连接结构，包括：层间介电层，设置于一基底上；顶部金属结构，设置于该层间介电层上，其中该顶部金属结构包括：底部，具有一第一侧壁；以及顶部，设置于该底部上，其中该顶部具有一第二侧壁，且该第一侧壁的斜率大于该第二侧壁的斜率；以及保护层，共形地设置于该第二侧壁上、该第一侧壁上以及该层间介电层的一上表面上。

【技术特征摘要】
1.一种半导体装置的连接结构，包括：层间介电层，设置于一基底上；顶部金属结构，设置于该层间介电层上，其中该顶部金属结构包括：底部，具有一第一侧壁；以及顶部，设置于该底部上，其中该顶部具有一第二侧壁，且该第一侧壁的斜率大于该第二侧壁的斜率；以及保护层，共形地设置于该第二侧壁上、该第一侧壁上以及该层间介电层的一上表面上。2.如权利要求1所述的半导体装置的连接结构，其中该顶部金属结构的该顶部直接连接该顶部金属结构的该底部。3.如权利要求1所述的半导体装置的连接结构，其中该顶部的该第二侧壁直接连接该底部的该第一侧壁，且该第一侧壁直接连接该层间介电层的该上表面。4.如权利要求1所述的半导体装置的连接结构，其中该顶部金属结构的厚度大于该保护层的厚度。5.如权利要求1所述的半导体装置的连接结构，其中该顶部金属结构的该底部的厚度大于该顶部金属结构的该顶部的厚度。6.如权利要求1所述的半导体装置的连接结构，其中该顶部金属结构的厚度大于或等于14000埃米。7.如权利要求1所述的半导体装置的连接结构，其中该顶部金属结构包括铝。8.如权利要求1所述的半导体装置的连接结构，还包括：互连结构，设置于该层间介电层中，其中该顶部金属结构与该互连结构电连接。9.如权利要求8所述的半导体装置的连接结构，其中该互连结构包括：金属层；以及插塞，设置于该金属层以及该顶部金属结构之间，其中该顶部金属结构通过该插塞与该金属层电连接，且该金属层的宽度小于该顶部金属结构的宽度。10.如权利要求9所述的半导体装置的连接结构，其中该顶部金属结构的厚度大于该互连结构的该金属层的厚度。11.一种半导体装置的连接结构的制作方法，包括：提供一基底；在该基底上形成一层间介电层；在该层间介电层上形成一顶部金属结构，其中该顶部金属结构包括：底部，具有一第一侧壁；以及顶部，设置于该底部上，其中该顶部具有一第二侧壁，且该第一侧壁的斜率大于该第二侧壁的斜率；以及在该第二侧壁上、该第一侧壁上以及该层间介电层的一...

【专利技术属性】
技术研发人员：翁宸毅，黄士哲，杨清利，张志圣，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71