The technology disclosed in this application specification relates to a technology capable of suppressing insulation damage in the cut-off state of a silicon carbide semiconductor device without deteriorating process throughput or yield. The silicon carbide semiconductor device involved in the technology disclosed in this application specification includes: a drift layer (2) of the first conductive type; a through dislocation (TD) formed through the drift layer (2); and an electric field mitigation region (12) of the second conductive type, located in the surface layer of the drift layer (2) corresponding to the through dislocation (TD). Here, the electric field relaxation region (12) is the epitaxial layer.
【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体装置以及碳化硅半导体装置的制造方法
本申请说明书公开的技术涉及碳化硅半导体装置以及碳化硅半导体装置的制造方法。
技术介绍
在将碳化硅半导体装置、即具有碳化硅(SiC)层的半导体装置用作电力用半导体装置时,用于使其可靠性提高的研究正活跃地发展。SiC自身由于具有高的绝缘破坏强度,所以碳化硅半导体装置中的绝缘破坏并非SiC层而易于在设置于其上表面的绝缘膜中产生。因此,为了确保碳化硅半导体装置的可靠性,防止绝缘膜的劣化是重要的。特别,在如金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor、即MOSFET)、以及绝缘栅极型双极性晶体管(insulatedgatebipolartransistor、即IGBT)等,具有绝缘栅极构造的碳化硅半导体装置中,最好防止栅极绝缘膜的绝缘破坏。作为实用的电力用半导体装置的SiC-MOSFET、或者IGBT通常具有隔着n型的漂移层相互相邻的p型的阱区域。漂移层中的介于阱区域之间的区域还被称为junctionfieldeffecttransistor(结型场效应晶体管,JFET)区域。在MOSFET、或者IGBT处于截止状态时,对JFET区域的正上方的栅极绝缘膜施加高电场。因此,栅极绝缘膜的绝缘破坏在JFET区域上特别易于产生。因此,进行用于防止该绝缘破坏的研究。例如,根据日本特开2011-060930号公报(专利文献1),在相向的p阱区域之间,隔着n-层配置有p-区域。即,在JFET区域的栅极绝缘膜下形成有p-区域。因此,在MOSFET成为截 ...
【技术保护点】
1.一种碳化硅半导体装置,具备:第1导电类型的漂移层(2);贯通位错(TD),贯通所述漂移层(2)而形成;以及第2导电类型的电场缓和区域(12),设置于所述漂移层(2)的表层中的与所述贯通位错(TD)对应的位置,所述电场缓和区域(12)是外延层。
【技术特征摘要】
【国外来华专利技术】2016.07.21 JP 2016-1430861.一种碳化硅半导体装置,具备:第1导电类型的漂移层(2);贯通位错(TD),贯通所述漂移层(2)而形成;以及第2导电类型的电场缓和区域(12),设置于所述漂移层(2)的表层中的与所述贯通位错(TD)对应的位置,所述电场缓和区域(12)是外延层。2.根据权利要求1所述的碳化硅半导体装置,其中,所述电场缓和区域(12)在所述漂移层(2)的表层中的与所述贯通位错(TD)对应的位置埋设至少一部分。3.根据权利要求1或者2所述的碳化硅半导体装置,其中,所述碳化硅半导体装置还具备:绝缘膜(6),设置于所述漂移层(2)的上表面中的与所述贯通位错(TD)对应的位置;以及电极(7),设置于所述绝缘膜(6)的上表面中的与所述贯通位错(TD)对应的位置。4.根据权利要求3所述的碳化硅半导体装置,其中,所述碳化硅半导体装置还具备:多个第2导电类型的阱区域(3),设置于所述漂移层(2)的表层;JFET区域(JR),介于多个所述阱区域(3)之间而设置;以及第1导电类型的源极区域(4),设置于各个所述阱区域(3)的表层中的通过所述阱区域(3)与所述JFET区域(JR)隔开的位置,所述电极(7)设置于所述绝缘膜(6)的上表面中的与所述JFET区域(JR)对应的位置以及所述绝缘膜(6)的上表面中的与在所述源极区域(4)和漂移层(2)之间的部分对应的位置。5.根据权利要求4所述的碳化硅半导体装置,其中,所述电场缓和区域(12)设置于所述JFET区域(JR)的表层。6.根据权利要求4或者5所述的碳化硅半导体装置,其中,所述电场缓和区域(12)与多个所述阱区域(3)中的至少1个接触地设置。7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置,其中,在将所述电场缓和区域(12)的膜厚设为d[m],将碳化硅的相对介电常数设为εr[F/m],将真空介电常数设为ε0[F/m],将电子的电荷量设为e[C],将所述漂移层(2)的上表面设为原点,将朝向所述漂移层(2)的下表面的方向的坐标设为x[m],将所述漂移层(2)的上表面设为原点,将直至在所述碳化硅半导体装置的截止状态下产生的耗尽层的第1端部的距离设为W1[m],将所述漂移层(2)的上表面设为原点,将直至在所述碳化硅半导体装置的截止状态下产生的耗尽层的第2端部的距离设为W2[...
【专利技术属性】
技术研发人员:渡边友胜,日野史郎,山城祐介,岩松俊明,
申请(专利权)人:三菱电机株式会社,
类型:发明
国别省市:日本,JP
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