碳化硅半导体装置以及碳化硅半导体装置的制造方法制造方法及图纸

本申请说明书公开的技术涉及不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏的技术。本申请说明书公开的技术所涉及的碳化硅半导体装置具备：第1导电类型的漂移层(2)；贯通位错(TD)，贯通漂移层(2)而形成；以及第2导电类型的电场缓和区域(12)，设置于漂移层(2)的表层中的与贯通位错(TD)对应的位置。在此，电场缓和区域(12)是外延层。

Manufacturing methods of silicon carbide semiconductor devices and silicon carbide semiconductor devices

The technology disclosed in this application specification relates to a technology capable of suppressing insulation damage in the cut-off state of a silicon carbide semiconductor device without deteriorating process throughput or yield. The silicon carbide semiconductor device involved in the technology disclosed in this application specification includes: a drift layer (2) of the first conductive type; a through dislocation (TD) formed through the drift layer (2); and an electric field mitigation region (12) of the second conductive type, located in the surface layer of the drift layer (2) corresponding to the through dislocation (TD). Here, the electric field relaxation region (12) is the epitaxial layer.

【技术实现步骤摘要】
【国外来华专利技术】碳化硅半导体装置以及碳化硅半导体装置的制造方法
本申请说明书公开的技术涉及碳化硅半导体装置以及碳化硅半导体装置的制造方法。
技术介绍
在将碳化硅半导体装置、即具有碳化硅(SiC)层的半导体装置用作电力用半导体装置时，用于使其可靠性提高的研究正活跃地发展。SiC自身由于具有高的绝缘破坏强度，所以碳化硅半导体装置中的绝缘破坏并非SiC层而易于在设置于其上表面的绝缘膜中产生。因此，为了确保碳化硅半导体装置的可靠性，防止绝缘膜的劣化是重要的。特别，在如金属-氧化膜-半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor、即MOSFET)、以及绝缘栅极型双极性晶体管(insulatedgatebipolartransistor、即IGBT)等，具有绝缘栅极构造的碳化硅半导体装置中，最好防止栅极绝缘膜的绝缘破坏。作为实用的电力用半导体装置的SiC-MOSFET、或者IGBT通常具有隔着n型的漂移层相互相邻的p型的阱区域。漂移层中的介于阱区域之间的区域还被称为junctionfieldeffecttransistor(结型场效应晶体管，JFET)区域。在MOSFET、或者IGBT处于截止状态时，对JFET区域的正上方的栅极绝缘膜施加高电场。因此，栅极绝缘膜的绝缘破坏在JFET区域上特别易于产生。因此，进行用于防止该绝缘破坏的研究。例如，根据日本特开2011-060930号公报(专利文献1)，在相向的p阱区域之间，隔着n-层配置有p-区域。即，在JFET区域的栅极绝缘膜下形成有p-区域。因此，在MOSFET成为截止状态时，JFET区域上部的耗尽化得到促进。因此，能够将施加到JFET区域上部的栅极绝缘膜的电场强度比未形成p-区域的情况抑制得更低。因此，对元件施加高电压的情况的栅极绝缘膜的破坏被抑制，栅极绝缘膜的可靠性提高。另外，例如，根据日本特开2011-211020号公报(专利文献2)，在相互相邻的p体区域，配置有作为电场缓和层的p-区域。另外，例如，根据日本特开2015-216348号公报(专利文献3)，指出在SiC层的JFET区域存在贯通位错(dislocation)的情况下，特别易于引起绝缘破坏。因此，在漂移层的表面中仅在存在贯通位错的区域中，配置有用于缓和电场的p型的电场缓和区域。由此，最担心破坏的部分的电场集中被积极地缓和，实现可靠性的提高。现有技术文献专利文献专利文献1：日本特开2011-060930号公报专利文献2：日本特开2011-211020号公报专利文献3：日本特开2015-216348号公报
技术实现思路
在上述专利文献1、以及专利文献2公开的技术中，未特别指定形成于JFET区域的一部分的p型的电场缓和区域的厚度，但在假设形成有0.1μm以上并且0.4μm以下的厚度的p型的电场缓和区域的情况下，在MOSFET导通时载流子电子的移动被阻碍，导通电阻显著增大。另外，在上述专利文献3公开的技术中，在形成p型的电场缓和区域时，注入Al离子。在此，在离子注入法中，已知注入离子在深的一侧形成尾部轮廓(tailprofile)，越是使用高能量的深注入，其影响越显著。在假设进行在0.1μm以上并且0.4μm以下的深度具有浓度峰值的Al离子注入的情况下，该尾部轮廓延伸至深度1μm以上并且2μm以下程度。不存在贯通位错的区域的Al离子注入层需要全部去除，所以需要通过回蚀(etching-back)法等，去除上述1μm以上并且2μm以下的厚度的SiC层。即，为了完成其自对准工艺，需要为了在回蚀法等中不被去除，使存在贯通位错的区域的洼坑深度成为2μm以上程度。使存在贯通位错的区域的洼坑深度成为如上述的范围的工艺极其没有效率，并且也难以确保高的面内均匀性。因此，工艺吞吐量、或者成品率显著恶化。在制作更高耐压的SiC-MOSFET、或者IGBT时，该担心变得更深刻。其原因为，为了实现进一步的高耐压化，需要降低漂移层的掺杂浓度，所以上述尾部轮廓的影响波及至更深的区域。因此，需要使利用回蚀法的SiC层的去除量更厚，而且使贯通位错区域的洼坑更深。即，使用Al离子注入法的制造方法在应用于特别是超高耐压的SiC-MOSFET、或者IGBT时极其没有效率，工艺吞吐量、或者成品率显著恶化。本申请说明书公开的技术是为了解决如以上记载的问题而完成的，涉及不使工艺吞吐量或者成品率恶化，而能够抑制碳化硅半导体装置的截止状态下的绝缘破坏的技术。本申请说明书公开的技术的第1方案具备：第1导电类型的漂移层；贯通位错，贯通所述漂移层而形成；以及第2导电类型的电场缓和区域，设置于所述漂移层的表层中的与所述贯通位错对应的位置，所述电场缓和区域是外延层。另外，在本申请说明书公开的技术的第2方案中，准备具有从下表面到达上表面地形成的贯通位错的碳化硅层，在所述碳化硅层的上表面中的与所述贯通位错对应的位置，形成洼坑，在形成所述洼坑之后，使第2导电类型的碳化硅外延层在所述碳化硅层的上表面外延生长，通过在使埋入于所述洼坑的部分残留的同时，部分性地去除所述碳化硅外延层，形成电场缓和区域。本申请说明书公开的技术的第1方案具备：第1导电类型的漂移层；贯通位错，贯通所述漂移层而形成；以及第2导电类型的电场缓和区域，设置于所述漂移层的表层中的与所述贯通位错对应的位置，所述电场缓和区域是外延层。根据这样的结构，第2导电类型的电场缓和区域是外延层，所以未形成第2导电类型的掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的截止状态下的可靠性。另外，在本申请说明书公开的技术的第2方案中，准备具有从下表面到达上表面地形成的贯通位错的碳化硅层，在所述碳化硅层的上表面中的与所述贯通位错对应的位置，形成洼坑，在形成所述洼坑之后，使第2导电类型的碳化硅外延层在所述碳化硅层的上表面外延生长，通过在使埋入于所述洼坑的部分残留的同时，部分性地去除所述碳化硅外延层，形成电场缓和区域。根据这样的结构，通过外延生长法形成第2导电类型的电场缓和区域，所以未形成第2导电类型的掺杂剂的尾部轮廓。因此，不使工艺吞吐量或者成品率恶化，而能够提高碳化硅半导体装置的截止状态下的可靠性。本申请说明书公开的技术所涉及的目的、特征、方案、以及优点通过以下所示的详细的说明和附图将变得更加明确。附图说明图1是部分性地例示本实施方式的碳化硅半导体装置、具体而言MOSFET中的部件单元的结构的部分剖面图。特别是例示不存在贯通位错的区域中的结构的图。图2是部分性地例示本实施方式的碳化硅半导体装置、具体而言MOSFET中的部件单元的结构的部分剖面图。特别是例示存在贯通位错的区域中的结构的图。图3是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图4是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图5是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图6是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图7是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图8是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图9是用于说明本实施方式的MOSFET的制造方法的部分剖面图。图10是用于说明本实施本文档来自技高网...

【技术保护点】
1.一种碳化硅半导体装置，具备：第1导电类型的漂移层(2)；贯通位错(TD)，贯通所述漂移层(2)而形成；以及第2导电类型的电场缓和区域(12)，设置于所述漂移层(2)的表层中的与所述贯通位错(TD)对应的位置，所述电场缓和区域(12)是外延层。

【技术特征摘要】
【国外来华专利技术】2016.07.21 JP 2016-1430861.一种碳化硅半导体装置，具备：第1导电类型的漂移层(2)；贯通位错(TD)，贯通所述漂移层(2)而形成；以及第2导电类型的电场缓和区域(12)，设置于所述漂移层(2)的表层中的与所述贯通位错(TD)对应的位置，所述电场缓和区域(12)是外延层。2.根据权利要求1所述的碳化硅半导体装置，其中，所述电场缓和区域(12)在所述漂移层(2)的表层中的与所述贯通位错(TD)对应的位置埋设至少一部分。3.根据权利要求1或者2所述的碳化硅半导体装置，其中，所述碳化硅半导体装置还具备：绝缘膜(6)，设置于所述漂移层(2)的上表面中的与所述贯通位错(TD)对应的位置；以及电极(7)，设置于所述绝缘膜(6)的上表面中的与所述贯通位错(TD)对应的位置。4.根据权利要求3所述的碳化硅半导体装置，其中，所述碳化硅半导体装置还具备：多个第2导电类型的阱区域(3)，设置于所述漂移层(2)的表层；JFET区域(JR)，介于多个所述阱区域(3)之间而设置；以及第1导电类型的源极区域(4)，设置于各个所述阱区域(3)的表层中的通过所述阱区域(3)与所述JFET区域(JR)隔开的位置，所述电极(7)设置于所述绝缘膜(6)的上表面中的与所述JFET区域(JR)对应的位置以及所述绝缘膜(6)的上表面中的与在所述源极区域(4)和漂移层(2)之间的部分对应的位置。5.根据权利要求4所述的碳化硅半导体装置，其中，所述电场缓和区域(12)设置于所述JFET区域(JR)的表层。6.根据权利要求4或者5所述的碳化硅半导体装置，其中，所述电场缓和区域(12)与多个所述阱区域(3)中的至少1个接触地设置。7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置，其中，在将所述电场缓和区域(12)的膜厚设为d[m]，将碳化硅的相对介电常数设为εr[F/m]，将真空介电常数设为ε0[F/m]，将电子的电荷量设为e[C]，将所述漂移层(2)的上表面设为原点，将朝向所述漂移层(2)的下表面的方向的坐标设为x[m]，将所述漂移层(2)的上表面设为原点，将直至在所述碳化硅半导体装置的截止状态下产生的耗尽层的第1端部的距离设为W1[m]，将所述漂移层(2)的上表面设为原点，将直至在所述碳化硅半导体装置的截止状态下产生的耗尽层的第2端部的距离设为W2[...

【专利技术属性】
技术研发人员：渡边友胜，日野史郎，山城祐介，岩松俊明，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP