一种基于FPGA的主备时钟相位对齐装置及方法制造方法及图纸

本发明专利技术提供的基于FPGA的主备时钟相位对齐装置及方法，延时器用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整，检测器用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器，所述控制器用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整，在FPGA内即可实现，能够有效的降低系统设计复杂度，实现主备倒换业务无损。

【技术实现步骤摘要】
一种基于FPGA的主备时钟相位对齐装置及方法
本专利技术涉及通信领域，特别涉及一种基于FPGA的主备时钟相位对齐装置及方法。
技术介绍
在同步通信应用中，时钟是一个非常重要的环节。一般在通信设备中，都配置两块主控单板。这两块单板互为主备。当一块单板为主用状态时，另一块为备用板。一旦主用板发生异常，或者人工强制切换，需要进行主备倒换操作，将另一块单板切换成主用主控。主备倒换的作用主要体现在以下两个方面：一、当主用板发生故障或被拔出时，备用板自动变成新的主用板，保证系统继续正常运行。二、当设备升级时，先升级备用单板，再手动执行主备倒换，可大大减少升级过程业务中断的时间。在OTN(光传送网，OpticalTransportNetwork)传输设备中，主备倒换主要应用在主控时钟单板上。在主控时钟单板进行主备倒换时，业务单板需要随之切换主备时钟选源。而OTN业务要求主备倒换时业务无损，这就对业务单板上接收到的主备时钟相位关系提出了较高的要求。业务单板上接收到的时钟相位受PCB和背板走线延时、时钟路径上各芯片传输延时的影响。其中PCB和背板走线延时可以通过调整走线长度来控制，并且走线长度确定后延时就可以确定下来。但芯片传输延时，特别是FPGA(FieldProgrammableGateArray，现场可编程门阵列)的传输延时，是会随着布线情况变化而变化的。当前的系统中通过时序约束等方法控制内部延时，但其控制的准确度和精度难以得到保证。
技术实现思路
基于此，有必要针对
技术介绍
中存在的问题，提供一种基于FPGA的主备时钟相位对齐装置及方法，提高时钟相位关系检测和调整的精度，降低系统设计复杂度，满足了主备倒换业务无损的要求。一种基于FPGA的主备时钟相位对齐方法，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。一种基于FPGA的主备时钟相位对齐方法，所述主备时钟包括主用板时钟和备用板时钟，包括：延时器对所述主用板时钟和所述备用板时钟的可控精细延时调整进行可控的精细延时；检测器检测所述主用板时钟和所述备用板时钟经过调整后的相位关系；控制器根据检测器的检测结果进行决策，通过调整时钟延时改变主备时钟相位关系，以完成相位对齐。上述的基于FPGA的主备时钟相位对齐装置及方法，延时器用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整，检测器用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器，所述控制器用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整，在FPGA内即可实现，能够有效的降低系统设计复杂度，实现主备倒换业务无损。附图说明图1为本专利技术实施例中基于FPGA的主备时钟相位对齐装置的结构示意图；图2为本专利技术实施例中基于FPGA的主备时钟相位对齐装置中延时器的示意图；图3为本专利技术实施例中基于FPGA的主备时钟相位对齐装置中的检测器的结构示意图；图4A为本专利技术实施例中基于FPGA的主备时钟相位对齐装置中检测器的检测原理示意图；图4B为本专利技术实施例中基于FPGA的主备时钟相位对齐装置中检测器的检测原理示意图；图5为本专利技术实施例中基于FPGA的主备时钟相位对齐方法的流程示意图。具体实施方式为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。提供一种主备时钟相位检测和调整的方法，使得业务单板上的主备时钟相位自动对齐，以满足主备倒换业务无损的要求。另外，该方法需要保证设计无需考虑时钟传输路径上的延时，从而降低系统的总体设计复杂度。本专利技术实施例中主备时钟相位检测和调整的方法，包括以下步骤：对主备时钟进行可控的精细延时；检测主备时钟经过调整后的相位关系；根据检测器的检测结果进行决策，调整时钟延时，从而改变主备时钟相位关系，实现相位对齐。本专利技术实施例中的装置，包括：延时器，实现对时钟的可控精细延时调整；检测器，实现延时后主备时钟相位关系的检测，并将检测结果输出给控制器；控制器，实现检测结果的决策，并发出控制命令给延时器，完成时钟相位关系的调整。结合图1所示，一种基于FPGA的主备时钟相位对齐装置，所述主备时钟包括主用板时钟和备用板时钟，包括：延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。具体地，延时器由可调延时单元和延时管理模块组成，本专利技术实施例中提供了两个延时器，对应两路时钟，可调延时单元由多个FPGA底层的精细延时子单元级联扩展而成，以获得更大的延时范围，满足实际应用中补偿时钟相位差的要求。最后一级延时子单元的输出需要固定在FPGA片内的时钟缓冲上，以作为检测器路径分析的起点。两个延时器的时钟缓冲布局在一起，可以认为两路时钟经过延时器后有相同的起点，便于后续检测器的检测判断。延时管理模块提供复位和延时调整的功能，其中延时调整包括正向调整和负向调整；这两个功能通过请求-应答接口提供给控制器。此外，延时管理模块还需要提供当前总延时的实时值给控制器；这个变量直连到控制器。当请求是复位功能时，延时管理模块复位所有延时子单元，并载入预设的初始延时值。等待延时单元输出稳定后，给出复位应答，预设的初始延时值设置为最大可设延时值的一半。当请求是延时调整功能时，延时管理模块根据当前延时值和调整方向，判断调整操作应作用在哪级延时子单元上。调整延时需要注意避开输入信号的跳变沿，否则可能出现毛刺，导致相位检测出现错误。因此对每级延时子单元的时钟输入进行分析，当需要调整的延时子单元的输入信号进入低电平的平坦区域时，再执行调整。考虑到短时间内时钟相位变化过大可能对当前运行时钟造成影响，一次延时调整请求只允许调整一拍延时。等待延时单元输出稳定后，给出延时调整应答。如图3所示，所述延时器为两个，分别为第一延时器和第二延时器本文档来自技高网...

【技术保护点】
1.一种基于FPGA的主备时钟相位对齐装置，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。

【技术特征摘要】
1.一种基于FPGA的主备时钟相位对齐装置，所述主备时钟包括主用板时钟和备用板时钟，其特征在于，包括：延时器，用于实现对所述主用板时钟和所述备用板时钟的可控精细延时调整；检测器，用于实现延时后所述主用板时钟和所述备用板时钟相位关系的检测，并将检测结果输出给控制器；所述控制器，用于实现检测结果的决策并发出控制命令给所述延时器以完成所述主用板时钟和所述备用板时钟相位关系调整。2.根据权利要求1所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器包括可调延时单元，所述可调延时单元由多个所述FPGA底层的精细延时子单元级联扩展而成，最后一级延时子单元的输出固定在所述FPGA片内的时钟缓冲上以作为检测器路径分析的起点。3.根据权利要求2所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器还包括延时管理模块，延时管理模块用于提供复位和延时调整的功能，并通过请求-应答接口提供给所述控制器，其中延时调整包括正向调整和负向调整；延时管理模块还用于提供当前总延时的实时值给控制器；当请求是复位功能时，所述延时管理模块复位所有延时子单元，并载入预设的初始延时值，等待延时单元输出稳定后，给出复位应答当请求是延时调整功能时，所述延时管理模块根据当前延时值和调整方向，对每级延时子单元的时钟输入进行分析，当需要调整的延时子单元的输入信号进入低电平的平坦区域时执行调整，等待被调整的延时子单元输出稳定后，给出延时调整应答。4.根据权利要求3所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述预设的初始延时值设置为延时子单元最大可设延时值的一半。5.根据权利要求4所述的基于FPGA的主备时钟相位对齐装置，其特征在于，所述延时器为两个，分别为第一延时器和第...

【专利技术属性】
技术研发人员：万旭，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：广东,44