半导体元件与其制造方法技术

一种半导体元件与其制造方法。半导体元件包含基板、磊晶层、第三介电层、屏蔽层、第四介电层、栅极、多个掺杂区以及第五介电层。磊晶层位于基板上。第三介电层设置于磊晶层的第一沟渠中，并形成第二沟渠于第一沟渠中。屏蔽层具有上半部分与下半部分，其中下半部分设置于第二沟渠中，上半部分凸出于第三介电层。栅极设置于磊晶层中与第三介电层上，其中第四介电层设置于屏蔽层与栅极之间。掺杂区设置于位于栅极的四周的磊晶层中。第五介电层设置于掺杂区与栅极之间。半导体元件因为位于栅极旁边的介电层的厚度较薄，另外，在栅极下方的介电层的厚度够厚，所以使半导体元件在具有低导通电压的同时可以承载较高的逆向电压。

【技术实现步骤摘要】
半导体元件与其制造方法
本专利技术是有关于一种半导体元件与其制造方法。
技术介绍
功率半导体仍是许多电力电子系统的主要元件。在现今功率半导体的应用领域中，低导通电压与逆向电压的高乘载能力是非常重要的能力指标。为了进一步改善功率半导体的各项特性，相关领域莫不费尽心思开发。如何能提供一种具有较佳特性的半导体，实属当前重要研发课题之一，亦成为当前相关领域亟需改进的目标。
技术实现思路
本专利技术的一技术态样是在提供一种半导体元件与其制造方法，通过适当的结构设计，使半导体元件具有较低的导通电压且可以承载较高的逆向电压。另外，利用特殊的制程设计，将能有效降低制造成本。根据本专利技术一实施方式，一种半导体元件的制造方法包含以下步骤。首先，形成磊晶层于基板上。然后，形成第一沟渠于磊晶层中。之后，依序形成第一介电层、第二介电层以及第三介电层于磊晶层上，其中第三介电层形成第二沟渠，第二沟渠位于第一沟渠中。再来，形成屏蔽层于第二沟渠中。然后，移除第三介电层的上半部分，以使屏蔽层的上半部分凸出于第三介电层。之后，形成第四介电层于屏蔽层的上半部分。再来，移除未被第三介电层覆盖的第二介电层与第一介电层，以裸露磊晶层。然后，形成第五介电层。之后，形成栅极于第三介电层上，并使第五介电层介于栅极与磊晶层之间。最后，形成多个掺杂区于栅极的四周的磊晶层中。于一或多个实施例中，第四介电层为通过热氧化屏蔽层而形成。于一或多个实施例中，屏蔽层的顶面高度低于磊晶层的顶面高度。于一或多个实施例中，形成多个掺杂区包括形成第一掺杂区，位于栅极的四周的磊晶层中，以做为基体区，以及形成第二掺杂区，于位于栅极的四周的第一掺杂区的上面部分中，以做为源极区。于一或多个实施例中，在形成第二掺杂区后，还包括形成凹槽于第二掺杂区中，以及根据凹槽位置，形成第三掺杂区于第一掺杂区中。于一或多个实施例中，形成第二掺杂区后，还包括形成第三掺杂区于第一掺杂区中，其中第三掺杂区的底部深度大于第二掺杂区的底部深度。于一或多个实施例中，第四介电层的顶面高度大于或等于磊晶层的顶面高度。根据本专利技术另一实施方式，一种半导体元件包含基板、磊晶层、第三介电层、屏蔽层、第四介电层、栅极、多个掺杂区以及第五介电层。磊晶层位于基板上。第三介电层设置于磊晶层的第一沟渠中，并形成第二沟渠于第一沟渠中。屏蔽层具有上半部分与下半部分，其中下半部分设置于第二沟渠中，上半部分凸出于第三介电层。第四介电层设置于上半部分上。栅极设置于磊晶层中与第三介电层上，其中第四介电层设置于屏蔽层与栅极之间。掺杂区设置于位于栅极的四周的磊晶层中。第五介电层设置于掺杂区与栅极之间。于一或多个实施例中，屏蔽层的顶面高度低于磊晶层的顶面高度，至少部分栅极位于屏蔽层的上半部分的上方。于一或多个实施例中，第三介电层的材质为四乙氧基硅烷，半导体元件还包含第一介电层以及第二介电层。第一介电层设置于磊晶层与第一介电层之间，其中第一介电层的材质为二氧化硅。第二介电层设置于第一介电层与第三介电层之间，第二介电层的材质为氮化硅。于一或多个实施例中，掺杂区包括第一掺杂区与第二掺杂区。第一掺杂区位于栅极的四周的磊晶层中，以做为基体区，第二掺杂区位于栅极的四周的第一掺杂区的上面部分中，以做为源极区。于一或多个实施例中，半导体元件还包括第三掺杂区，位于第一掺杂区中，其中第二掺杂区具有凹槽，第三掺杂区的位置对应于凹槽的位置。于一或多个实施例中，第三掺杂区的底部深度大于第二掺杂区的底部深度。在半导体元件中，因为栅极可以产生的短通道效应，所以半导体元件将可以产生类似于萧特基二极管的低导通电压。于是，半导体元件的导通效能损失将能降低，同时可以具有高温时优良的可靠度表现。进一步来说，因为位于栅极旁边的介电层的厚度较薄，所以半导体元件的导通电压可以进一步降低。本制造方法可以相容于传统功率半导体元件的相关制程，因此仅需微调原有制程即可制造半导体元件。另外，在栅极下方的介电层的厚度够厚，所以使半导体元件在具有低导通电压的同时可以承载较高的逆向电压。进一步来说，利用热氧化屏蔽层的方式，仅需要使用一个制程就可以形成设置于栅极与屏蔽层之间的介电层。于是，相较于传统制程，制造半导体元件所需的制程将能大幅减少，进而有效降低制造成本。附图说明图1A至图1G绘示依照本专利技术一实施方式的半导体元件的制造方法各步骤的剖面图；图2绘示依照本专利技术另一实施方式的半导体元件的制造方法各步骤的剖面图；图3绘示依照本专利技术又一实施方式的半导体元件的制造方法各步骤的剖面图；图4A至图4C绘示依照本专利技术又一实施方式的半导体元件的制造方法各步骤的剖面图；图5绘示依照本专利技术再一实施方式的半导体元件的制造方法各步骤的剖面图；图6绘示依照本专利技术再一实施方式的半导体元件的制造方法各步骤的剖面图。具体实施方式以下将以附图揭露本专利技术的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本专利技术。也就是说，在本专利技术部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。图1A至图1G绘示依照本专利技术一实施方式的半导体元件100的制造方法各步骤的剖面图。如图1A所绘示，首先，形成磊晶层120于基板110上。具体而言，基板110的材质可为单晶硅。磊晶层120的材质可为单晶硅。接着，形成第一沟渠121于磊晶层120中。具体而言，沟渠121的形成方法例如为蚀刻。然后，依序形成第一介电层131、第二介电层132、第三介电层133于磊晶层120上，其中第三介电层133形成第二沟渠134，第二沟渠134位于第一沟渠121中。具体而言，第一介电层131的材质可为二氧化硅。第二介电层132的材质可为氮化硅。第三介电层133的材质可为四乙氧基硅烷(Tetraethoxysilane，TEOS)。第一介电层131可通过热氧化磊晶层120而形成。第二介电层132、第三介电层133可分别通过物理气相沉积、化学气相沉积或其组合而形成。如图1B所绘示，形成屏蔽层140于第二沟渠134中。具体而言，首先形成屏蔽层140于第三介电层133上(即沟渠134中与介电层133的顶面上)。然后，移除部分屏蔽层140，仅留下位于第二沟渠134中的屏蔽层140。屏蔽层140的材质可为多晶硅。屏蔽层140可通过物理气相沉积、化学气相沉积或其组合而形成。屏蔽层140的移除方法可为蚀刻。另外，屏蔽层140的顶面的高度低于磊晶层120的顶面的高度。如图1C所绘示，移除第三介电层133的上半部分而留下位于第一沟渠121中的第三介电层133，以使屏蔽层140的上半部分140u凸出于第三介电层133。具体而言，第三介电层133的移除方法可为湿蚀刻。如图1D所绘示，形成第四介电层135于屏蔽层140的上半部分140u上，因而使第四介电层135覆盖屏蔽层140的上半部分140u。具体而言，第四介电层135的材质可为二氧化硅。第四介电层135为通过热氧化屏蔽层140而形成。此处需要注意的是，第二介电层132可以在热氧化屏蔽层140的时候保护位于其下的其他结构(例如第一介电层131)不受影响。如图1D与图1E所绘示，移除未被第三介电层133覆盖的第二介电层132的上半部分本文档来自技高网...

【技术保护点】
1.一种半导体元件的制造方法，其特征在于，包含：形成一磊晶层于一基板上；形成一第一沟渠于该磊晶层中；依序形成一第一介电层、一第二介电层以及一第三介电层于该磊晶层上，其中该第三介电层形成一第二沟渠，该第二沟渠位于该第一沟渠中；形成一屏蔽层于该第二沟渠中；移除该第三介电层的一上半部分，以使该屏蔽层的一上半部分凸出于该第三介电层；形成一第四介电层于该屏蔽层的该上半部分；移除未被该第三介电层覆盖的该第二介电层与该第一介电层，以裸露该磊晶层；形成一第五介电层；形成一栅极于该第三介电层上，并使该第五介电层介于该栅极与该磊晶层之间；以及形成多个掺杂区于该栅极的四周的该磊晶层中。

【技术特征摘要】
1.一种半导体元件的制造方法，其特征在于，包含：形成一磊晶层于一基板上；形成一第一沟渠于该磊晶层中；依序形成一第一介电层、一第二介电层以及一第三介电层于该磊晶层上，其中该第三介电层形成一第二沟渠，该第二沟渠位于该第一沟渠中；形成一屏蔽层于该第二沟渠中；移除该第三介电层的一上半部分，以使该屏蔽层的一上半部分凸出于该第三介电层；形成一第四介电层于该屏蔽层的该上半部分；移除未被该第三介电层覆盖的该第二介电层与该第一介电层，以裸露该磊晶层；形成一第五介电层；形成一栅极于该第三介电层上，并使该第五介电层介于该栅极与该磊晶层之间；以及形成多个掺杂区于该栅极的四周的该磊晶层中。2.根据权利要求1所述的半导体元件的制造方法，其特征在于，该第四介电层为通过热氧化该屏蔽层而形成。3.根据权利要求1所述的半导体元件的制造方法，其特征在于，该屏蔽层的顶面高度低于该磊晶层的顶面高度。4.根据权利要求1所述的半导体元件的制造方法，其特征在于，形成该多个掺杂区包括：形成一第一掺杂区，于位于该栅极的四周的该磊晶层中，以做为一基体区；以及形成一第二掺杂区，于位于该栅极的四周的该第一掺杂区的上面部分中，以做为一源极区。5.根据权利要求4所述的半导体元件的制造方法，其特征在于，形成该第二掺杂区后，还包括：形成一凹槽于该第二掺杂区中；以及根据该凹槽位置，形成一第三掺杂区于该第一掺杂区中。6.根据权利要求4所述的半导体元件的制造方法，其特征在于，形成该第二掺杂区后，还包括：形成一第三掺杂区于该第一掺杂区中，其中该第三掺杂区的底部深度大于该第二掺杂区的底部深度。7.根据权利要求1所述的半导体元件的制造方法，其特征在于，该第四介电层的顶面高度大于或等于该磊晶层的顶面高度。8.一种半导体元件，其特征在于，包含：一基板；...

【专利技术属性】
技术研发人员：许修文，叶俊瑩，倪君伟，罗振达，
申请(专利权)人：帅群微电子股份有限公司，
类型：发明
国别省市：中国台湾,71