半导体结构及其制造方法技术

一种半导体结构包括一基板、一叠层、一孔洞、和一有源结构。叠层设置在基板上。叠层由彼此交替的多个导电层和多个绝缘层构成。所述导电层包括一第i层导电层和设置在第i层导电层上方的一第j层导电层，第i层导电层具有厚度ti，第j层导电层具有厚度tj，tj大于ti。孔洞穿过叠层。孔洞具有分别对应第i层导电层和第j层导电层的直径Di和直径Dj，Dj大于Di。有源结构设置在孔洞中。有源结构包括一通道层。该通道层沿着孔洞的一侧壁设置，并与叠层的导电层隔离。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及一种半导体结构及其制造方法。本专利技术特别涉及一种包括补偿性叠层结构的半导体结构及其制造方法。
技术介绍
为了减少体积、降低重量、增加功率密度、和改善可携带性等等理由，三维(3D)半导体结构被发展出来。在一些三维半导体结构的典型工艺中，可形成包括多个层的叠层在基板上，并接着形成一或多个孔洞和/或沟道穿过叠层。由于工艺限制，所述孔洞和/或沟道可能具有倾斜的侧壁，从而，沿着孔洞和/或沟道的一垂直方向，尺寸和面积逐渐改变。这可能进一步地导致一些装置特性上的偏差，特别是在电性性质上的偏差。随着叠层中层的数目增加，该偏差可能会变成将影响装置表现和操作的问题点。
技术实现思路
本专利技术是针对补偿性叠层结构的提供，其补偿了在沿着孔洞和/或沟道的一垂直方向上不同的尺寸和面积所造成的影响。根据一些实施例，提供一种半导体结构。此种半导体结构包括一基板、一叠层、一孔洞、和一有源结构。叠层设置在基板上。叠层由彼此交替的多个导电层和多个绝缘层构成。所述导电层包括一第i层导电层和设置在第i层导电层上方的一第j层导电层，第i层导电层具有厚度ti，第j层导电层具有厚度tj，tj大于ti。孔洞穿过叠层。孔洞具有分别对应第i层导电层和第j层导电层的直径Di和直径Dj，Dj大于Di。有源结构设置在孔洞中。有源结构包括一通道层。该通道层沿着孔洞的一侧壁设置，并与叠层的导电层隔离。根据一些实施例，提供一种半导体结构的制造方法。此种制造方法包括下列步骤。首先，形成一叠层在一基板上。叠层由彼此交替的多个牺牲层和多个绝缘层构成。所述牺牲层包括一第i层牺牲层和形成在第i层牺牲层上方的一第j层牺牲层，第i层牺牲层具有厚度ti，第j层牺牲层具有厚度tj，tj大于ti。形成一孔洞穿过叠层。孔洞具有分别对应第i层牺牲层和第j层牺牲层的直径Di和直径Dj，Dj大于Di。形成一有源结构在孔洞中。有源结构包括一通道层。该通道层沿着孔洞的一侧壁形成，并与叠层的牺牲层分离。为了对本专利技术上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：附图说明图1示出根据实施例的一例示性半导体结构。图2示出根据实施例的另一例示性半导体结构。图3示出孔洞的直径和通道长度在一方面的影响。图4A～4B示出孔洞的直径在另一方面的影响。图5A～5H示出根据实施例的半导体结构的一例示性制造方法。【符号说明】100、200：半导体结构102：基板104、204：叠层106、106(0)、106(1)、106(2)、106(3)、...、106(i)、...、106(j)、...、106(n-2)、106(n-1)、206(0)、206(1)、206(2)、206(3)、...、206(i)、...、206(j)、...、206(n-2)、206(n-1)：导电层108：绝缘层110：覆盖层112：孔洞114：有源结构116：通道层118：存储层120：绝缘材料122：导电元件304：叠层306(0)、306(1)、306(2)、306(3)、...、306(i)、...、306(j)、...、306(n-2)、306(n-1)：牺牲层352：离子注入工艺354：开口356：金属材料358：高介电常数材料360：离子注入工艺362：导电元件Ai、Aj：导电面积Di、Dj：直径G(1)、G(2)、...、群组L0、L1、L2、L3、...、Li、...、Lj、...、Ln-2、Ln-1、L’0、L’1、L’2、L’3、...、L’i、...、L’j、...、L’n-2、L’n-1：通道长度t0、t1、t2、t3、...、ti、...、tj、...、tn-2、tn-1、t’0、t’1、t’2、t’3、...、t’i、...、t’j、...、t’n-2、t’n-1：厚度θ：角度具体实施方式以下将配合所附附图对于各种不同的实施例进行更详细的说明。所附附图只用于描述和解释目的，而不用于限制目的。为了清楚起见，元件可能并未依照实际比例绘示。此外，可能从附图中省略一些元件和/或元件符号。在本专利技术中，当以单数形式描述一元件时，也允许包括多于一个该元件的情况。可以预期的是，一实施例中的元件和特征，能够被有利地纳入于另一实施例中，无须进一步的阐述。请参照图1，其示出根据实施例的一例示性半导体结构100。半导体结构100包括一基板102、一叠层104、一孔洞112、和一有源结构114。叠层104设置在基板102上。叠层104由彼此交替的多个导电层106(106(0)～106(n-1))和多个绝缘层108构成。导电层106包括一第i层导电层106(i)和设置在第i层导电层106(i)上方的一第j层导电层106(j)，第i层导电层106(i)具有厚度ti，第j层导电层106(j)具有厚度tj，tj大于ti。孔洞112穿过叠层104。孔洞112具有分别对应第i层导电层106(i)和第j层导电层106(j)的直径Di和直径Dj，Dj大于Di。有源结构114设置在孔洞112中。有源结构114包括一通道层116。通道层116沿着孔洞112的一侧壁设置，并与叠层104的导电层106隔离。在一些实施例中，叠层104设置在基板102上，一覆盖层110进一步地设置在叠层104上，而孔洞112穿过覆盖层110和叠层104。在一些实施例中，基板102与孔洞112的所述侧壁之间的角度θ小于90°，例如约为87°。孔洞112可具有从下往上逐渐变大的直径。在一些实施例中，孔洞112的直径介于80纳米和130纳米之间。举例来说，孔洞112可在底部具有80纳米的直径，并在顶端具有130纳米的直径。对应地，导电层106可具有从下往上逐渐变厚的厚度，其细节将叙述于后续段落。在一些实施例中，导电层106可包括一金属材料和一高介电常数材料。根据一些实施例，半导体结构100可为一存储器结构。在这类实施例中，有源结构114可还包括一存储层118。存储层118设置在通道层116和叠层104之间。存储层118可包括一捕捉层(未绘示)。更具体地说，在一些实施例中，存储层118可包括从孔洞112的侧壁依序设置的一掩模层(未绘示)、一捕捉层(未绘示)、和一穿隧层(未绘示)，并可由一氧化物-氮化物-氧化物(ONO)叠层形成。多个存储单元由有源结构114与叠层104的导电层106之间的交点所定义，所述存储单元构成一三维存储单元阵列的一部分。在一些实施例中，有源结构114可还包括一绝缘材料120。绝缘材料120填充到孔洞112的剩余空间中。在一些实施例中，一导电元件122可设置在绝缘材料120上。在一些实施例中，所述导电层106为多个字线，有源结构114通过导电元件122耦接到一位线。现在将叙述导电层106的配置细节。具体来说，导电层106可为从下往上的一第0层导电层106(0)到一第n-1层导电层106(n-1)。第0层导电层106(0)到第n-1层导电层106(n-1)分别具有厚度t0到tn-1，t0≤t1≤...≤tn-2≤tn-1。此外，此外，第0层导电层106(0)到第n-1层导电层106(n-1)能够分别提供通道长度L0到Ln-1，L0≤L1≤...≤Ln-2≤Ln-1。根据一些实施例，通道长度L0到Ln-1定本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：一基板；一叠层，设置在该基板上，该叠层由彼此交替的多个导电层和多个绝缘层构成，所述导电层包括一第i层导电层和设置在该第i层导电层上方的一第j层导电层，该第i层导电层具有厚度ti，该第j层导电层具有厚度tj，tj大于ti；一孔洞，穿过该叠层，该孔洞具有分别对应该第i层导电层和该第j层导电层的直径Di和直径Dj，Dj大于Di；以及一有源结构，设置在该孔洞中，该有源结构包括：一通道层，沿着该孔洞的一侧壁设置，并与该叠层的所述导电层隔离。

【技术特征摘要】
1.一种半导体结构，包括：一基板；一叠层，设置在该基板上，该叠层由彼此交替的多个导电层和多个绝缘层构成，所述导电层包括一第i层导电层和设置在该第i层导电层上方的一第j层导电层，该第i层导电层具有厚度ti，该第j层导电层具有厚度tj，tj大于ti；一孔洞，穿过该叠层，该孔洞具有分别对应该第i层导电层和该第j层导电层的直径Di和直径Dj，Dj大于Di；以及一有源结构，设置在该孔洞中，该有源结构包括：一通道层，沿着该孔洞的一侧壁设置，并与该叠层的所述导电层隔离。2.如权利要求1所述的半导体结构，其中该孔洞具有从下往上逐渐变大的直径，所述导电层具有从下往上逐渐变厚的厚度。3.如权利要求2所述的半导体结构，其中各该导电层厚于位于所述各该导电层下方的所述导电层。4.如权利要求2所述的半导体结构，其中所述导电层分为多个群组，各该群组中的所述导电层具有相同的厚度，并厚于位于所述各该群组下方的所述群组中的所述导电层。5.如权利要求2所述的半导体结构，其中所述导电层等分为多个群组，各该群组中的所述导电层具有相同的厚度，并厚于位于所述各该群组下方的所述群组中的所述导电层...

【专利技术属性】
技术研发人员：吴冠纬，刘注雍，张耀文，杨怡箴，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71