半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底上具有鳍部材料层；在鳍部材料层上形成隔离材料层，隔离材料层材料的禁带宽度大于鳍部材料层的禁带宽度；在隔离材料层上形成沟道材料叠层，沟道材料叠层包括位牺牲材料层和位于牺牲材料层上的沟道材料层；刻蚀沟道材料叠层和隔离材料层以及鳍部材料层，形成凸起于衬底表面的鳍部、位于鳍部上的隔离层以及位于隔离层上沟道叠层，沟道叠层包括牺牲层和位于牺牲层上的沟道层。通过在沟道叠层和鳍部之间形成隔离层，使后续所形成的全包围栅极结构位于隔离层上，从而降低全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于半导体结构性能的改善。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: providing a substrate with a fin material layer on the substrate; forming an isolation material layer on the fin material layer, and the bandgap width of the isolation material layer is larger than that of the fin material layer; forming a channel material layer on the isolation material layer, which includes a position sacrificial material layer and a position sacrificial material layer. The groove material layer is etched; the groove material layer, isolation material layer and fin material layer are etched to form the fin protruding on the substrate surface, the isolation layer on the fin and the groove layer on the isolation layer. The groove layer includes the sacrificial layer and the groove layer on the sacrificial layer. By forming an isolation layer between the channel stack and the fin, the subsequent fully enclosed gate structure is located on the isolation layer, thus reducing the formation of parasitic channel under the fully enclosed gate structure, effectively suppressing the leakage current of the formed semiconductor structure, and conducive to improving the performance of the semiconductor structure.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生，使晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。但是现有技术所形成的全包围栅晶体管中，往往存在漏电流过大的问题。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，以抑制漏电流，改善器件性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有鳍部材料层；在所述鳍部材料层上形成隔离材料层，所述隔离材料层材料的禁带宽度大于所述鳍部材料层的禁带宽度；在所述隔离材料层上形成沟道材料叠层，所述沟道材料叠层包括位牺牲材料层和位于所述牺牲材料层上的沟道材料层；刻蚀所述沟道材料叠层和所述隔离材料层以及所述鳍部材料层，形成凸起于所述衬底表面的鳍部、位于所述鳍部上的隔离层以及位于所述隔离层上沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。可选的，所述鳍部材料层的材料为Si；所述隔离材料层材料的禁带宽度大于Si的禁带宽度。可选的，所述隔离材料层的材料为GaN和AlGaN中的一种或两种。可选的，所述隔离材料层的厚度为在到范围内。可选的，通过外延生长的方式形成所述隔离材料层。可选的，所述隔离材料层材料的禁带宽度大于所述沟道材料层材料的禁带宽度。可选的，形成所述鳍部、所述隔离层以及所述沟道叠层之后，还包括：在所述沟道叠层上形成伪栅结构，所述伪栅结构至少横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；去除所述伪栅结构形成栅极开口，所述栅极开口至少露出所述沟道叠层的部分顶部和部分侧壁；去除所述栅极开口露出的牺牲层；在所述栅极开口内形成填充满所述栅极开口的全包围栅极结构。可选的，通过湿法刻蚀的方式去除所述栅极开口露出的牺牲层。可选的，去除所述栅极开口露出牺牲层的过程中，所述牺牲层的刻蚀速率大于所述沟道层的刻蚀速率。可选的，所述牺牲材料层的材料为SiGe；所述沟道材料层的材料为Si。可选的，通过HCl蒸汽去除所述牺牲层。可选的，通过外延生长的方式形成所述沟道材料叠层。可选的，通过掩膜干法刻蚀的方式刻蚀所述沟道材料叠层和所述隔离材料层以及所述鳍部材料层。相应的，本专利技术还提供一种半导体结构，包括：衬底；鳍部，凸起于所述衬底表面；隔离层，位于所述鳍部上，所述隔离层材料的禁带宽度大于所述鳍部的禁带宽度；沟道层，位于所述隔离层上且与所述隔离层间隔设置。可选的，所述鳍部的材料为Si，所述隔离层材料的禁带宽度大于Si的禁带宽度。可选的，所述隔离层的材料为GaN和AlGaN中的一种或两种。可选的，所述隔离层的厚度在到范围内。可选的，所述隔离层材料的禁带宽度大于所述沟道层材料的禁带宽度。可选的，所述沟道层的材料为Si。可选的，还包括：全包围栅极结构，位于所述隔离层上且包围所述沟道层。与现有技术相比，本专利技术的技术方案具有以下优点：由于所述隔离材料层材料的禁带宽度大于所述鳍部材料的禁带宽度，也就是说，所形成隔离层材料的禁带宽度大于所形成鳍部材料的禁带宽度，因此所述隔离层材料中费米能级与导带底之间的能量差大于所述鳍部材料中费米能级与导带底之间的能量差，所以所述隔离层内形成沟道的开启电压较高，从而能够有效降低所述全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于所述半导体结构性能的改善。附图说明图1是一种具有全包围栅半导体结构的剖面结构示意图；图2至图9是本专利技术半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。具体实施方式由
技术介绍
可知，现有技术中具有全包围栅的半导体结构往往存在漏电流过大的问题。现结合一种具有全包围栅的半导体结构分析其漏电流过大问题的原因：参考图1，示出了一种具有全包围栅半导体结构的剖面结构示意图。所述半导体结构包括：衬底11；鳍部12，凸起于所述衬底11表面；沟道层13，位于所述鳍部12上且与所述鳍部12间隔设置；全包围栅极结构18，位于所述鳍部12上且包围所述沟道层13。由于所述全包围栅极结构18包围所述沟道层13，因此所述全包围栅极结构18填充于所述沟道层13和所述鳍部12之间的间隙内(如图中圈20内结构所示)；所以当所述全包围栅极结构18接收信号以开启所述半导体结构的沟道时，不仅在所述沟道层13能够形成沟道；在所述鳍部12顶部内也会受到所述全包围栅极结构18的控制，而形成寄生沟道21；所述寄生沟道21的形成会使所述半导体结构的漏电流增大，从而影响所述半导体结构的性能。为解决所述技术问题，本专利技术提供一种半导体结构的形成方法，通过在所述沟道叠层和所述鳍部之间形成隔离层，使后续所形成的全包围栅极结构位于所述隔离层上，从而降低全包围栅极结构下寄生沟道的形成，能够有效抑制所形成半导体结构的漏电流，有利于所述半导体结构性能的改善。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图2至图9，示出了本专利技术半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。参考图2，提供衬底111，所述衬底111上具有鳍部材料层112a。所述衬底111用于为后续步骤提供工艺操作平台。本实施例中，所形成半导体结构为CMOS器件，所以所述衬底111包括用于形成PMOS器件的PMOS区101和用于形成NMOS器件的NMOS区102。本专利技术其他实施例中，所形成半导体器件也可以仅为PMOS器件或者仅为NMOS器件，则所述衬底仅具有PMOS区或者仅具有NMOS区。本实施例中，所述PMOS区101的衬底111与所述NMOS区102的衬底111相邻设置。本专利技术其他实施例中，所述PMOS区的基底与所述NMOS区的基底也可以间隔设置。本实施例中，所述衬底111材料为单晶硅。本专利技术其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本专利技术另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。所述鳍部材料层112a为后续鳍部的形成提供工艺基础，后续经刻蚀用于形成鳍部。本实施例中，所述鳍部材料层112a的材料与所述衬底111的材料相同，同为单晶硅。本专利技术其他实本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有鳍部材料层；在所述鳍部材料层上形成隔离材料层，所述隔离材料层材料的禁带宽度大于所述鳍部材料层的禁带宽度；在所述隔离材料层上形成沟道材料叠层，所述沟道材料叠层包括位牺牲材料层和位于所述牺牲材料层上的沟道材料层；刻蚀所述沟道材料叠层、所述隔离材料层以及所述鳍部材料层，形成凸起于所述衬底表面的鳍部、位于所述鳍部上的隔离层以及位于所述隔离层上沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有鳍部材料层；在所述鳍部材料层上形成隔离材料层，所述隔离材料层材料的禁带宽度大于所述鳍部材料层的禁带宽度；在所述隔离材料层上形成沟道材料叠层，所述沟道材料叠层包括位牺牲材料层和位于所述牺牲材料层上的沟道材料层；刻蚀所述沟道材料叠层、所述隔离材料层以及所述鳍部材料层，形成凸起于所述衬底表面的鳍部、位于所述鳍部上的隔离层以及位于所述隔离层上沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层。2.如权利要求1所述的形成方法，其特征在于，所述鳍部材料层的材料为Si；所述隔离材料层材料的禁带宽度大于Si的禁带宽度。3.如权利要求1或2所述的形成方法，其特征在于，所述隔离材料层的材料为GaN和AlGaN中的一种或两种。4.如权利要求1所述的形成方法，其特征在于，所述隔离材料层的厚度在到范围内。5.如权利要求1所述的形成方法，其特征在于，通过外延生长的方式形成所述隔离材料层。6.如权利要求1所述的形成方法，其特征在于，所述隔离材料层材料的禁带宽度大于所述沟道材料层材料的禁带宽度。7.如权利要求1所述的形成方法，其特征在于，形成所述鳍部、所述隔离层以及所述沟道叠层之后，还包括：在所述沟道叠层上形成伪栅结构，所述伪栅结构至少横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；去除所述伪栅结构形成栅极开口，所述栅极开口至少露出所述沟道叠层的部分顶部和部分侧壁；去除所述栅极开口露出的牺牲层；在所述栅极开口内形成填充满所述栅极开口的全包围栅极结构。8.如权利要求7所述的形成方法，其...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31