半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供衬底和鳍部，衬底包括相邻的第一区域和第二区域；形成横跨鳍部且覆盖鳍部部分侧壁和顶部的栅极层；在第一区域栅极层两侧鳍部内形成第一掺杂外延层；在衬底上形成覆盖第一掺杂外延层的第一介质层；去除第二区域栅极层两侧的高于鳍部顶部的第一介质层；在第二区域栅极层两侧鳍部内形成第二掺杂外延层；在第二掺杂外延层和第二区域剩余第一介质层上形成第二介质层，第二介质层顶部与第一区域的第一介质层顶部齐平，第二介质层用于和第一介质层构成层间介质层。形成第一介质层时未形成第二掺杂外延层，有利于提高第一介质层的填充能力，避免第一掺杂外延层和第二掺杂外延层在接触孔工艺中发生桥接。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: providing a substrate and a fin, the substrate includes adjacent first and second regions; forming a gate layer across the fin and covering the side wall and top of the fin part; forming a first doped epitaxial layer in both fins of the gate layer in the first region; forming a first dielectric layer covering the first doped epitaxial layer on the substrate; and removing the second; The first dielectric layer on both sides of the regional gate layer is higher than the top of the fin; the second doped epitaxy layer is formed in the fins of the second region gate layer; the second dielectric layer is formed on the second doped epitaxy layer and the remaining first dielectric layer in the second region; the top of the second dielectric layer is level with the top of the first dielectric layer in the first region; and the second dielectric layer is used to form the interlayer dielectric layer with the first dielectric layer. This is the case. The formation of the first dielectric layer without the formation of the second doped epitaxy layer is conducive to improving the filling capacity of the first dielectric layer and avoiding the bridging of the first doped epitaxy layer and the second doped epitaxy layer in the contact hole process.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。但是，现有技术形成的半导体结构的性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；在所述衬底上形成第一介质层，所述第一介质层还覆盖所述第二区域的鳍部和所述第一掺杂外延层；去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层；在去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层后，在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；在所述第二掺杂外延层和所述第二区域的剩余第一介质层上形成第二介质层，所述第二介质层顶部与所述第一区域的第一介质层顶部齐平，所述第二介质层和所述第一介质层用于构成层间介质层。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；栅极层，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；第一掺杂外延层，位于所述第一区域栅极层两侧的鳍部内；第二掺杂外延层，位于所述第二区域栅极层两侧的鳍部内；第一介质层，所述第一介质层位于所述衬底上，且所述第一区域的第一介质层覆盖所述第一掺杂外延层，所述第二区域的第一介质层露出所述第二掺杂外延层顶部；第二介质层，所述第二介质层位于所述第二区域的所述第一介质层上，且所述第二介质层顶部与所述第一区域的第一介质层顶部齐平。与现有技术相比，本专利技术的技术方案具有以下优点：在形成第一掺杂外延层后形成第一介质层，也就是说，在形成所述第一介质层时，还未在所述第二区域形成第二掺杂外延层，因此有利于提高所述第一介质层的填充能力，降低在所述第一掺杂外延层和第二掺杂外延层之间的层间介质层内形成空洞(Void)的概率，从而在接触孔(CT)的形成工艺中，避免出现第一掺杂外延层和第二掺杂外延层的桥接(Bridge)问题，进而提高所形成半导体结构的性能。可选方案中，形成第一凹槽后，形成填充满所述第一凹槽的第二掺杂外延层之前，至少对远离所述基底一侧的所述第一凹槽侧壁的掩膜层进行减薄(PullBack)处理；一方面，所述减薄处理用于增加所述第一凹槽的宽度尺寸，因此第一凹槽的容量体积变大，所述第二掺杂外延层的体积相应变大，从而降低所述第二掺杂外延层的阻值，且所述第二掺杂外延层的顶部表面面积增加，相应使所述第二掺杂外延与金属硅化物之间的接触电阻变小；另一方面，靠近所述基底一侧的部分掩膜层仍有保留，剩余掩膜层用于覆盖所述第二掺杂外延层，与完全去除所述第一凹槽侧壁上的掩膜层的方案相比，有利于提高靠近所述基底一侧的所述第二掺杂外延层的质量，减小缺陷(Defect)的产生；综合上述两个方面，使得半导体结构的性能得到进一步提升。附图说明图1至图15是本专利技术半导体结构的形成方法第一实施例中各步骤对应的示意图；图16和图17是本专利技术半导体结构的形成方法第二实施例中各步骤对应的示意图；图18和图19是本专利技术半导体结构的形成方法第三实施例中各步骤对应的示意图；图20和图21是本专利技术半导体结构的形成方法第四实施例中各步骤对应的示意图。具体实施方式由
技术介绍
可知，即使采用了鳍式结构，半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能仍有待提高的原因。所述形成方法包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；在所述衬底上形成层间介质层，所述层间介质层还覆盖所述第一掺杂外延层和第二掺杂外延层。随着集成电路特征尺寸的持续减小，相邻第一掺杂外延层和第二掺杂外延层的间距也越来越小，在严重的情况下，所述第一掺杂外延层和第二掺杂外延层还容易发生互相连接(即Merge)。相应的，在所述衬底上形成层间介质层时，所述层间介质层的填充能力下降，从而在接触孔(CT)的形成工艺中，所述第一掺杂外延层和第二掺杂外延层容易发生桥接问题，进而导致半导体结构的性能下降。为了解决所述技术问题，本专利技术在形成第一掺杂外延层后形成第一介质层，也就是说，在形成所述第一介质层时，还未在所述第二区域形成第二掺杂外延层，因此有利于提高所述第一介质层的填充能力，降低在所述第一掺杂外延层和第二掺杂外延层之间的层间介质层内形成空洞的概率，从而在接触孔的形成工艺中，避免出现第一掺杂外延层和第二掺杂外延层的桥接问题，进而提高所形成半导体结构的性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。图1至图15是本专利技术半导体结构的形成方法第一实施例中各步骤对应的示意图。参考图1，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括相邻的第一区域I和第二区域II。所述衬底100为后续形成半导体结构提供工艺操作平台，后续所形成半导体器件的沟道位于所述鳍部110内。具体地，所述衬底100用于形成鳍式场效应晶体管。本实施例中，所述第一区域I和第二区域II衬底100用于形成不同导电类型的器件，所述第一区域I衬底100用于形成PMOS(MetalOxideSemiconductor)，所述第二区域II衬底100用于形成NMOS。在另一些实施例中，所述第一区域衬底用于形成NMOS，所述第二区域衬底用于形成PMOS。在其他一些实施例中，所述第一区域和第二区域均用于形成NMOS或PMOS。本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。所述鳍部1本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；在所述衬底上形成第一介质层，所述第一介质层还覆盖所述第二区域的鳍部和所述第一掺杂外延层；去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层；在去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层后，在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；在所述第二掺杂外延层和所述第二区域的剩余第一介质层上形成第二介质层，所述第二介质层顶部与所述第一区域的第一介质层顶部齐平，所述第二介质层和所述第一介质层用于构成层间介质层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的第一区域和第二区域；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述第一区域栅极层两侧的鳍部内形成第一掺杂外延层；在所述衬底上形成第一介质层，所述第一介质层还覆盖所述第二区域的鳍部和所述第一掺杂外延层；去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层；在去除所述第二区域栅极层两侧的高于所述第二区域鳍部顶部的第二区域第一介质层后，在所述第二区域栅极层两侧的鳍部内形成第二掺杂外延层；在所述第二掺杂外延层和所述第二区域的剩余第一介质层上形成第二介质层，所述第二介质层顶部与所述第一区域的第一介质层顶部齐平，所述第二介质层和所述第一介质层用于构成层间介质层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂外延层和所述第二掺杂外延层的掺杂类型不同；或者，所述第一掺杂外延层和所述第二掺杂外延层的掺杂类型相同。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂外延层的材料为掺杂有P型离子的SiGe或Si，所述第二掺杂外延层的材料为掺杂有N型离子的Si或SiC。4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掺杂外延层后，在所述衬底上形成第一介质层之前，还包括步骤：在所述第二区域的鳍部顶部和侧壁上形成掩膜层。5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第二掺杂外延层的步骤包括：刻蚀去除位于所述第二区域栅极层两侧的鳍部顶部上的掩膜层，暴露出所述鳍部顶部表面，且还刻蚀去除所述第二区域的部分厚度鳍部，刻蚀后的第二区域鳍部与所述掩膜层构成第一凹槽；形成填充满所述第一凹槽的第二掺杂外延层。6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述栅极层之前，还包括步骤：在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；所述第一凹槽底部的鳍部顶部至所述隔离结构顶部的高度差为-3nm至3nm。7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽后，形成填充满所述第一凹槽的第二掺杂外延层之前，还包括步骤：在所述第一凹槽内形成保护层，所述保护层露出部分所述第一凹槽侧壁上的所述掩膜层；形成所述保护层之后，对露出的所述掩膜层进行减薄处理；在所述减薄处理后，去除所述保护层。8.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述减薄处理的步骤中，去除所述保护层露出的所述掩膜层。9.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽后，形成填充满所述第一凹槽的第二掺杂外延层之前，还包括步骤：对所述第一凹槽侧壁的所述掩膜层进行减薄处理。10.如权利...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31