半导体结构及其形成方法技术

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底和位于衬底上的鳍部，基底上形成有层间介质层，层间介质层内形成有露出部分基底的栅极开口，栅极开口侧壁上形成有侧墙；对远离基底一侧的部分高度的侧墙侧壁进行减薄处理，未进行减薄处理的侧墙的顶部至多与鳍部顶部齐平；在减薄处理后，在栅极开口的底部和侧壁形成栅介质层；在栅介质层上形成无定型硅层；形成无定型硅层后，对基底进行退火处理；在退火处理后，去除无定型硅层。本发明专利技术对远离基底一侧的部分高度的侧墙侧壁进行减薄处理，且未进行减薄处理的侧墙的顶部至多与鳍部顶部齐平，从而降低去除无定型硅层后发生无定型硅层残留问题的概率。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: providing a substrate, including a substrate and a fin on the substrate, forming an interlayer dielectric layer on the substrate, forming a gate opening with an exposed part of the substrate in the interlayer dielectric layer, forming a side wall on the side wall of the gate opening, thinning the side wall of a part of the height away from the base side without thinning treatment. The top of the side wall is at most equal to the top of the fin; after thinning treatment, the bottom and side walls of the gate opening form a gate dielectric layer; the amorphous silicon layer is formed on the gate dielectric layer; after forming an amorphous silicon layer, the substrate is annealed; after annealing treatment, the amorphous silicon layer is removed. The invention thins the side wall of the side wall far from the side of the base, and the top of the side wall without thinning treatment is at most flat with the top of the fin, thereby reducing the probability of the residual problem of the amorphous silicon layer after removing the amorphous silicon layer.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。但是，现有技术形成的半导体结构的性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述基底上形成有层间介质层，所述层间介质层内形成有露出部分所述基底的栅极开口，所述栅极开口侧壁上形成有侧墙；对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平；在所述减薄处理后，在所述栅极开口的底部和侧壁形成栅介质层；在所述栅介质层上形成无定型硅层；形成所述无定型硅层后，对所述基底进行退火处理；在所述退火处理后，去除所述无定型硅层。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；层间介质层，位于所述基底上，且所述层间介质层内具有露出部分所述基底的栅极开口；侧墙，至少位于所述栅极开口靠近所述基底一侧的部分侧壁上，且靠近所述基底一侧的所述侧墙顶部至多与所述鳍部顶部齐平；栅介质层，位于所述栅极开口的底部和侧壁上。与现有技术相比，本专利技术的技术方案具有以下优点：在形成栅极开口后，对远离所述基底一侧的部分高度的侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平，从而减小所述栅极开口的深宽比、增大所述鳍部顶部位置处的空间大小，相应增大后续去除无定型硅层的工艺窗口(ProcessWindow)，降低去除所述鳍部和相邻层间介质层之间的无定型硅层的工艺难度，进而降低去除所述无定型硅层后发生无定型硅层残留问题的概率，相应提高所形成半导体结构的性能。可选方案中，对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理后，未进行所述减薄处理的侧墙的顶部低于所述鳍部顶部，从而增大所述鳍部与相邻层间介质层之间的空间大小，进而有利于进一步降低发生无定型硅层残留问题的概率。可选方案中，在所述减薄处理后，远离所述基底一侧的部分高度的所述侧墙被去除，从而进一步减小所述栅极开口的深宽比、增大所述鳍部顶部位置处的空间大小，进而有利于进一步降低发生无定型硅层残留问题的概率。可选方案中，去除所述无定型硅层后，还包括步骤：在所述栅介质层上形成功函数层，在保证去除所述无定型硅层的良好效果的情况下，相应有利于提高所述功函数层的形成质量。可选方案中，形成所述伪栅层的步骤包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成图形化的第一伪栅掩膜层；以所述第一伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成分立的初始伪栅层，所述初始伪栅层横跨多个所述鳍部，且位于所述鳍部部分顶部和部分侧壁上；形成所述初始伪栅层后，在所述第一伪栅掩膜层上形成图形层，所述图形层内具有露出部分所述第一伪栅掩膜层的图形开口；沿所述图形开口刻蚀所述第一伪栅掩膜层，将所述第一伪栅掩膜层分割成多个第二伪栅掩膜层；去除所述图形层；去除所述图形层后，以所述第二伪栅掩膜层为掩膜，刻蚀所述初始伪栅层，沿所述初始伪栅层的延伸方向将所述初始伪栅层分割成多个伪栅层。所述图形开口的侧壁与相邻鳍部的间距越小，即所述图形开口所对应位置的层间介质层与相邻鳍部之间的间距越小，则去除所述层间介质层与相邻鳍部之间的无定型硅层的工艺难度越大，因此通过对远离所述基底一侧的部分高度的侧墙侧壁进行减薄处理，以增大去除无定型硅层的工艺窗口，从而在集成电路特征尺寸持续减小的情况下，改善对所述图形开口的侧壁与相邻鳍部的间距设计的限制。附图说明图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；图4是采用图1至图3所述形成方法所形成半导体结构的电镜图；图5至图16是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；图17至图20是本专利技术半导体结构的形成方法另一实施例中各步骤对应的结构示意图。具体实施方式由
技术介绍
可知，半导体器件的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。参考图1，提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；所述基底上形成有横跨所述鳍部11的伪栅层14，所述伪栅层14覆盖所述鳍部11的部分顶部和部分侧壁；所述伪栅层14的侧壁上形成有侧墙15；所述伪栅层14露出的基底上形成有层间介质层16，所述层间介质层16露出所述伪栅层14顶部。参考图2，去除所述伪栅层14(如图1所示)，在所述层间介质层16内形成露出部分所述基底的栅极开口25；在所述栅极开口25的底部和侧壁形成栅介质层30，所述栅介质层30还覆盖所述层间介质层16顶部；在所述栅介质层30上形成无定型硅层40；形成所述无定型硅层40后，对所述基底进行退火处理45。参考图3，在所述退火处理45(如图2所示)后，去除所述无定型硅层40(如图2所示)。随着集成电路特征尺寸持续减小，所述栅极开口25的开口尺寸越来越小，所述鳍部11与相邻层间介质层16的间距也越来越小，因此去除所述无定型硅层40的工艺难度相应增大，在去除所述无定型硅层40后，容易在所述鳍部11与相邻层间介质层16之间的区域内形成无定型硅层40残留。特别是，为了适应特征尺寸的持续减小，目前通常采用两张光罩(Mask)以形成所述伪栅层14。具体地，形成所述伪栅层14的步骤包括：在所述基底上形成伪栅材料层；通过曝光显影以及刻蚀工艺，在所述伪栅材料层上形成图形化的第一伪栅掩膜层；以所述第一伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成分立的初始伪栅层，所述初始伪栅层横跨多个所述鳍部11，且位于所述鳍部11的部分顶部和部分侧壁上；形成所述初始伪栅层后，通过曝光显影工艺在所述第一伪栅掩膜层上形成图形层，所述图形层内具有露出部分所述第一伪栅掩膜层的图形开口；沿所述图形开口刻蚀所述第一伪栅掩膜层，将所述第一伪栅掩膜层分割成多个第二伪栅掩膜层；去除所述图形层；去除所述图形层后，以所述第二伪栅掩膜层为掩膜，刻蚀所述初始伪栅层，沿所述初始伪栅层的延伸方向将所述初始伪栅层分割成多个伪栅层14。结合参考图4，图4是采用前述形成方法所形成半导体结构的电镜图本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述基底上形成有层间介质层，所述层间介质层内形成有露出部分所述基底的栅极开口，所述栅极开口侧壁上形成有侧墙；对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平；在所述减薄处理后，在所述栅极开口的底部和侧壁形成栅介质层；在所述栅介质层上形成无定型硅层；形成所述无定型硅层后，对所述基底进行退火处理；在所述退火处理后，去除所述无定型硅层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述基底上形成有层间介质层，所述层间介质层内形成有露出部分所述基底的栅极开口，所述栅极开口侧壁上形成有侧墙；对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平；在所述减薄处理后，在所述栅极开口的底部和侧壁形成栅介质层；在所述栅介质层上形成无定型硅层；形成所述无定型硅层后，对所述基底进行退火处理；在所述退火处理后，去除所述无定型硅层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，未进行所述减薄处理的侧墙的顶部与所述鳍部顶部齐平，或者低于所述鳍部的顶部。3.如权利要求1所述的半导体结构的形成方法，其特征在于，未进行所述减薄处理的侧墙的顶部低于所述鳍部的顶部，且未进行所述减薄处理的侧墙顶部与所述鳍部顶部的高度差小于或等于4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述减薄处理之前，沿垂直于所述侧墙侧壁的方向上，所述侧墙的厚度为至在所述减薄处理后，沿垂直于所述侧墙侧壁的方向上，远离所述基底一侧的剩余侧墙的厚度小于或等于5.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述减薄处理后，远离所述基底一侧的部分高度的所述侧墙被去除。6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄处理所采用的工艺为干法刻蚀工艺或湿法刻蚀工艺。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮化硅，所述减薄处理所采用的工艺为干法刻蚀工艺；所述干法刻蚀工艺的参数包括：刻蚀气体为HBr、HCl和CF4中的一种或多种气体，载气为Ar或N2，刻蚀气体的气体流量为20sccm至50sccm，压强为2.5mTorr至7.8mTorr。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述栅极开口露出的鳍部表面还形成有栅氧化层：采用无掩膜刻蚀的方式进行所述干法刻蚀工艺。9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺为尖峰退火处理，或者为激光退火处理，或者包括依次进行的尖峰退火处理和激光退火处理。10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述无定型硅层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵溶液或氨水，刻蚀溶液的温度为25℃至75℃。11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层、栅极开口和侧墙的步骤包括：形成横跨所述鳍部的伪栅层，所述伪栅层覆盖所述鳍部的部分顶部和部分侧壁；在所述伪...

【专利技术属性】
技术研发人员：张焕云，吴健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31