一种半导体器件的制造方法及半导体器件技术

技术编号:20518894 阅读:16 留言:0更新日期:2019-03-06 03:12
本发明专利技术提供一种半导体器件的制造方法及半导体器件,所述方法包括:提供半导体衬底,在所述半导体衬底上形成栅极堆叠结构;执行第一LDD注入,以在栅极堆叠结构两侧的半导体衬底中形成第一LDD区;以栅极堆叠结构为掩膜,对第一LDD区进行刻蚀,至露出半导体衬底;执行第二LDD注入,以在栅极堆叠结构两侧的半导体衬底中形成第二LDD区;在栅极堆叠结构及第一LDD区两侧形成侧壁层;在半导体衬底中形成凹槽。采用本发明专利技术的方法,侧壁层可以在形成凹槽的过程中对第一LDD区进行保护,更多的LDD区被保留,改善掺杂剂量的损失,进而提高载流子迁移率,从而提高了工艺稳定性,源极和漏极的串联电阻也会降低,从而改善短沟道效应,提高半导体器件良率和性能。

A Manufacturing Method of Semiconductor Devices and Semiconductor Devices

The invention provides a manufacturing method and a semiconductor device, which includes: providing a semiconductor substrate to form a gate stacking structure on the semiconductor substrate; performing a first LDD injection to form a first LDD region in the semiconductor substrates on both sides of the gate stacking structure; and etching the first LDD region with the gate stacking structure as a mask to expose the semiconductor. Substrate; perform second LDD injection to form a second LDD region in the semiconductor substrates on both sides of the gate stacking structure; form side wall layers on both sides of the gate stacking structure and the first LDD region; and form grooves in the semiconductor substrates. By adopting the method of the invention, the side wall layer can protect the first LDD region in the process of forming grooves, more LDD regions are retained, the loss of doping dose is improved, and then the carrier mobility is increased, thereby improving the process stability, reducing the series resistance of the source and drain poles, thereby improving the short channel effect and improving the yield and performance of semiconductor devices.

【技术实现步骤摘要】
一种半导体器件的制造方法及半导体器件
本专利技术涉及半导体
,具体而言涉及一种半导体器件的制造方法及半导体器件。
技术介绍
随着半导体器件集成度的持续增加以及与这些器件相关的临界尺寸的持续减小,特别是进行到28nm及其以下技术节点,半导体器件由于极短沟道而凸显了各种不利的物理效应,特别是短沟道效应(ShortChannelEffect,SCE),使得器件性能和可靠性退化,限制了特征尺寸的进一步缩小。通过引入应力源,可以获得更高的沟道迁移性和工作电流,改善器件的短沟道效应,从而提高器件的性能。目前,主要是通过应力层(Stress)工艺、预非晶化注入工艺等工艺,对轻掺杂工艺(LightlyDopedDrain,LDD)进行优化,以提高载流子迁移率和工作电流,改善器件的短沟道效应,从而提高器件的性能。例如,在PMOS(P-Metal-Oxide-Semiconductor,P型金属氧化物半导体)中,由于Ge的半径大于Si的半径,因此源漏区的SiGe可以对沟道产生压应力,并且提高了PMOS的空穴迁移率;另一方面,在NMOS(N-Metal-Oxide-Semiconductor,N型金属氧化物半导体)中,由于C的半径小于Si的半径,因此源漏区的SiC可以对沟道产生拉应力并增强NMOS的电子迁移率。然而目前的形成锗硅层的工艺不稳定,按照同一工艺形成的半导体器件的电阻、电容等的变化性很大,进而导致漏电流、开启电流、关断电流等性能的波动也较大。这主要是由于在刻蚀形成凹槽以及在凹槽中外延锗硅层的过程中,受温度等因素的影响,使得LDD区杂质的扩散不稳定,使得注入的杂质离子出现不同程度的损失,另外,在源/漏区刻蚀形成的凹槽的深度不一致,在凹槽较深时,沟道较短,LDD区的掺杂杂质靠近沟道,半导体器件的电容和电阻较大,漏电流也较大;在凹槽较浅时,沟道较长,LDD区的掺杂杂质远离沟道,半导体器件的电容和电阻较小,漏电流也较小。本专利技术的目的在于提供一种半导体器件的制造方法及半导体器件,以解决上述技术问题。
技术实现思路

技术实现思路
部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术提供一种半导体器件的制造方法,所述方法包括:提供半导体衬底,在所述半导体衬底上形成栅极堆叠结构;执行第一LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区;以所述栅极堆叠结构为掩膜,对所述第一LDD区进行刻蚀,至露出所述半导体衬底;执行第二LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区;在所述栅极堆叠结构及第一LDD区两侧形成侧壁层;在所述半导体衬底中形成凹槽。进一步,所述第一LDD注入包括垂直于所述半导体衬底的第一轻掺杂离子注入工艺。进一步,所述第二LDD注入包括倾斜于所述半导体衬底的第二轻掺杂离子注入工艺。进一步,所述凹槽的顶面不高于所述第一LDD区的底面。进一步,所述第一LDD注入的注入离子包括硼或铟,所述第二LDD注入的注入离子包括硼或铟。进一步,在所述形成栅极堆叠结构的步骤之后,在所述形成第一LDD区的步骤之前,所述方法还包括对所述半导体衬底中临近所述栅极堆叠结构的区域执行离子注入工艺,以形成离子注入区。进一步,所述离子注入工艺包括倾斜于所述半导体衬底的离子注入工艺。进一步,所述离子注入工艺的注入离子包括碳。进一步,在所述形成栅极堆叠结构的步骤之后,在所述第一LDD注入的步骤之前,或者在所述第一LDD注入的步骤之后,在对所述第一LDD区进行刻蚀的步骤之前,所述方法还包括在所述栅极堆叠结构两侧的所述半导体衬底上形成偏移侧壁的步骤。进一步,本专利技术还提供一种半导体器件,包括:半导体衬底;形成在所述半导体衬底上的栅极堆叠结构;在部分所述栅极堆叠结构下方的所述半导体衬底中形成的第一LDD区;在所述第一LDD区下方的所述半导体衬底中形成的第二LDD区;和在所述第二LDD区外侧形成的凹槽。进一步,所述凹槽的顶面不高于所述第一LDD区的底面。进一步,所述第一LDD区的注入离子包括硼或铟,所述第二LDD区的注入离子包括硼或铟。进一步,所述半导体器件还包括在部分所述栅极堆叠结构下方的所述半导体衬底中形成的离子注入区。进一步,所述离子注入区的注入离子包括碳。进一步,所述半导体器件还包括在所述半导体衬底上形成的位于所述栅极堆叠结构两侧的偏移侧壁。综上所述,根据本专利技术的方法,栅极堆叠结构及第一LDD区两侧的侧壁层可以在形成凹槽的过程中对第一LDD区进行保护,使得更多的LDD区被保留,改善掺杂剂量的损失,进而提高载流子迁移率,从而提高了工艺稳定性,源极和漏极的串联电阻也会降低,从而改善短沟道效应,提高半导体器件良率和性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述,用来解释本专利技术的原理。附图中:图1为本专利技术的半导体器件的主要工艺流程示意图;图2A-2I为根据本专利技术的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。具体实施方式在下文的描述中,给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本专利技术发生混淆,对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术,将在下列的描述中提出详细的步骤,以便阐释本专利技术提出的半导体器件的制造方法。显然,本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下,然而除了这些详细描述外,本专利技术还可以具有其他实施方式。应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。目前的形成锗硅层的工艺不稳定,按照同一工艺形成的半导体器件的电阻、电容等的变化性很大,进而导致漏电流、开启电流、关断电流等性能的波动也较大。这主要是由于在刻蚀形成凹槽以及在凹槽中外延锗硅层的过程中,受温度等因素的影响,使得LDD区杂质的扩散不稳定,使得注入的杂质离子出现不同程度的损失,另外,在源/漏区刻蚀形成的凹槽的深度也不一致。鉴于上述问题的存在,本专利技术提出了一种半导体器件的制造方法,如图1所示,其包括以下主要步骤:在步骤S101中,提供半导体衬底,在所述半导体衬底上形成栅极堆叠结构;在步骤S102中,执行第一LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区;在步骤S103中,以所述栅极堆叠结构为掩膜,对所述第一LDD区进行刻蚀,至露出所述半导体衬底;在步骤S104中,执行第二LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区;在步骤S105中,在所述栅极堆叠结构及第一LDD区两侧形成侧壁层;在步骤S106中,在所述半导体衬底中形成凹槽。根据本专利技术的方法,栅极堆叠结构及第一LDD区两侧的侧壁层可以在形成凹槽的过程中对第一LDD区进行保护,使得更多的LDD区被保留本文档来自技高网
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【技术保护点】
1.一种半导体器件的制造方法,其特征在于,包括以下步骤:提供半导体衬底,在所述半导体衬底上形成栅极堆叠结构;执行第一LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区;以所述栅极堆叠结构为掩膜,对所述第一LDD区进行刻蚀,至露出所述半导体衬底;执行第二LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区;在所述栅极堆叠结构及第一LDD区两侧形成侧壁层;在所述半导体衬底中形成凹槽。

【技术特征摘要】
1.一种半导体器件的制造方法,其特征在于,包括以下步骤:提供半导体衬底,在所述半导体衬底上形成栅极堆叠结构;执行第一LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第一LDD区;以所述栅极堆叠结构为掩膜,对所述第一LDD区进行刻蚀,至露出所述半导体衬底;执行第二LDD注入,以在所述栅极堆叠结构两侧的所述半导体衬底中形成第二LDD区;在所述栅极堆叠结构及第一LDD区两侧形成侧壁层;在所述半导体衬底中形成凹槽。2.根据权利要求1所述的方法,其特征在于,所述第一LDD注入包括垂直于所述半导体衬底的第一轻掺杂离子注入工艺。3.根据权利要求1所述的方法,其特征在于,所述第二LDD注入包括倾斜于所述半导体衬底的第二轻掺杂离子注入工艺。4.根据权利要求1所述的方法,其特征在于,所述凹槽的顶面不高于所述第一LDD区的底面。5.根据权利要求1所述的方法,其特征在于,所述第一LDD注入的注入离子包括硼或铟,所述第二LDD注入的注入离子包括硼或铟。6.根据权利要求1所述的方法,其特征在于,在所述形成栅极堆叠结构的步骤之后,在所述形成第一LDD区的步骤之前,所述方法还包括对所述半导体衬底中临近所述栅极堆叠结构的区域执行离子注入工艺,以形成离子注入区。7.根据权利要求6所述的方法,其特征在于,所述离子注入工艺包括倾斜于所述半导体衬底的离子注入工艺。8....

【专利技术属性】
技术研发人员:赵猛
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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