为了解决待检测的数据脉冲信号的频率大于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的下降沿的变化的问题，本实用新型专利技术提出一种新型信号下降沿边沿检测电路，其不采用触发器DFF，而是采用锁存器Dlatch构成边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。
A New Signal Decline Edge Detection Circuit
In order to solve the problem that the traditional double flip-flop edge detection circuit can not detect the change of the descending edge of the data pulse signal when the frequency of the data pulse signal to be detected is greater than or equal to the dichotomy frequency of the clock frequency, the utility model proposes a novel signal descending edge detection circuit, which does not use the flip-flop DFF, but uses the latch structure. The edge detection circuit can detect the edge change of the data pulse signal closer to the clock frequency, and improve the device delay of the traditional double edge detection circuit.
【技术实现步骤摘要】
一种新型信号下降沿边沿检测电路
本技术属于数字集成电路设计领域，较为具体的，涉及到一种新型信号下降沿边沿检测电路。
技术介绍
在数字集成电路设计中，边沿检测电路是一种基本电路，在各种数字系统中都被广泛使用。简单来说，如果前一个时钟状态的信号为低电平，后一个时钟状态的信号为高电平，则为信号上升沿；如果前一个时钟状态的信号为高电平，后一个时钟状态的信号为低电平，则为信号下降沿。如图1所示，为传统的双触发器边沿检测电路的结构，其由第一触发器DFF1、第二触发器DFF2串联，且分别将第一触发器DFF1的输出信号，以及第二触发器DFF2的输出信号经过一个反向器3转换后作为输入信号输入到第一个与门1，同时将第一触发器DFF1的输出信号经过一个反向器3转换、以及第二触发器DFF2的输出信号作为输入信号输入到第二个与门2。当时钟信号(CLK)处于上升沿时，数据脉冲信号(PLUS)会传送到第一个触发器DFF1中，同时，第一个触发器DFF1中的信号会传送到第二个触发器DFF2中，第一个与门1与第二个与门2会根据触发器DFF1和DFF2的输出信号来输出相应的逻辑信号。当数据脉冲信号(PLUS)的信号连续，且保持相同，则时钟信号(CLK)处于上升沿时，第一个触发器DFF1和第二个触发器DFF2中锁存的数据信号相同，而第一触发器DFF1的输出信号经过一个反向器3转换后作为输入端传送到第一个与门1，第二触发器DFF2的输出信号经过一个反向器3转换后作为输入端传送到第二个与门2，这就使得第一个与门1的两个信号输入端的信号始终不同，同时第二个与门2的两个信号输入端的信号始终不同，而数据脉冲信号(PLUS)要么为高电平，也就是1；要么为低电平，也就是0，而与门只要输入信号中含有0，则输出信号一定为0，综上，也就是说，只要数据脉冲信号(PLUS)没有发生沿的变化，则第一触发器DFF1和第二触发器DFF2中的数据信号始终相同，则第一个与门1与第二个与门2输出的信号也始终为0。当数据脉冲信号(PLUS)的连续两个信号不同时，则经过两个时钟信号(CLK)的上升沿时，则两个连续的数据脉冲信号(PLUS)将会分别进入到第二个触发器DFF2和第一个触发器DFF1中，则使得第一个触发器DFF1和第二个触发器DFF2中锁存的数据信号不同。在时钟信号(CLK)的上升沿，当数据脉冲信号(PLUS)为上升沿时，第二触发器DFF2中锁存的电平为低电平，也就是0；第一触发器DFF1中锁存的电平为高电平，也就是1,则输入到第一个与门1的信号分别为1和1，那么第一个与门1的输出信号为1；输入到第二个与门2的信号分别为0和0，则第二个与门2的输出信号为0。在时钟信号(CLK)的上升沿，当数据脉冲信号(PLUS)为下降沿时，第二个触发器DFF2中锁存的电平为高电平，也就是0；第一触发器DFF1中锁存的电平为低电平，也就是0，则输入到第一个与门1的信号为0和0，那么第一个与门1的输出信号为0；输入到第二个与门2的信号分别为1和1，则第二个与门2的输出信号为1。由此可以根据第一个与门1和第二个与门2的信号输出状态来确定数据脉冲信号(PLUS)是处于上升沿还是下降沿，这就是传统的双触发器边沿检测电路的工作原理。如图2所示，为时钟信号(CLK)与数据脉冲信号(PLUS)的时序图，其中PLUS1为数据脉冲信号(PULS)的频率为时钟信号CLK的二分频，PLUS2为数据脉冲信号(PLUS)的频率大于时钟信号CLK的二分频的情况。从图中可以清晰的看出，如果数据脉冲信号(PLUS)的频率与时钟信号CLK的频率接近，当数据脉冲信号(PLUS)的频率高于时钟信号(CLK)的二分频时，就无法检测出数据脉冲信号(PLUS)的边沿变化。也就是说，数据脉冲信号(PLUS)的频率要尽量跟时钟信号(CLK)的频率拉开差距，才能检测到数据脉冲信号(PLUS)的边沿的变化；当数据脉冲信号(PLUS)的频率高于时钟信号(CLK)的二分频时，就会出现漏检测的情况，而实际上数据脉冲信号(PLUS)的边沿已经发生了变化。而在实际的应用中，有时候需要能够检测到时钟的二分频甚至更高频率的信号的边沿。例如，较为典型的检测数据脉冲信号(PLUS)的频率为时钟二分频的应用为CPU。
技术实现思路
为了解决待检测的数据脉冲信号的频率大于等于时钟频率的二分频时，传统的双触发器边沿检测电路的结构无法检测或者会漏检测数据脉冲信号的下降沿的变化的问题，本技术提出一种新型信号下降沿边沿检测电路，其不采用触发器DFF，而是采用锁存器Dlatch构成边沿检测电路，其能够检测更加接近时钟频率的待测数据脉冲信号的边沿变化，且能够改善传统的双边沿检测电路的器件延时情况。一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器3和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门4、第二与非门5和第三与非门6，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门4的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器3后与第一与非门4的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门5的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门5的两个输入端中的第二个输入端B相连；第一与非门4的输出端与第三与非门的第一个输入端A相连，第二与非门5的输出端与第三与非门的第二个输入端B相连，第三与非门的输出端与一个反向器3相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out；且第一与非门4的两个输入端均预设为低电平，第二与非门5的两个输入端均预设为低电平，输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out预设为高电平。进一步的，检测时钟信号Q4预设为高电平，检测时钟信号Q2预设为低电平。进一步的，高频反相检测时钟信号Q2和Q4的频率≥数据脉冲信号输入端PLUS_in的频率的1.5倍。进一步的，数据脉冲信号输入端PLUS_in的信号为时钟信号。进一步的，所述的五个D锁存器DLATC本文档来自技高网...
【技术保护点】
1.一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器(3)和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门(4)、第二与非门(5)和第三与非门(6)，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门(4)的两个输入端中的第一个输入端A相连，第三D锁存器DLATCH3的Q端通过一个反向器(3)后与第一与非门(4)的两个输入端中的第二个输入端B相连；第二D锁存器DLATCH2的Qc端与第二与非门(5)的两个输入端中的第一个输入端A相连，第五D锁存器DLATCH5的Q端与第二与非门(5)的两个输入端中的第二个输入端B相连；第一与非门(4)的输出端与第三与非门的第一个输入端A相连，第二与非门(5)的输出端与第三与非门的第二个输入端B相连，第三与非门的输出端与一个反向器(3)相连，然后输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out；且第一与非门(4)的两个输入端均预设为低电平，第二与非门(4)的两个输入端均预设为低电平，输出数据脉冲信号输入端PLUS_in的边沿检测结果PLUS_out预设为高电平。...
【技术特征摘要】
1.一种新型信号下降沿边沿检测电路，其包括数据脉冲信号输入端PLUS_in、五个D锁存器DLATCH、三个与非门、两个反向器(3)和一对高频反相检测时钟信号Q2和Q4，其中，所述的五个D锁存器分别为第一D锁存器DLATCH1、第二D锁存器DLATCH2、第三D锁存器DLATCH3、第四D锁存器DLATCH4和第五D锁存器DLATCH5，所述的三个与非门分别为第一与非门(4)、第二与非门(5)和第三与非门(6)，其特征在于：第一D锁存器DLATCHI的使能端EN与高频检测时钟信号Q2相连，第一D锁存器DLATCH1的D端与数据脉冲信号的输入端PLUS_in相连，第一D锁存器DLATCH1的Q端与第二D锁存器DLATCH2的D端相连，第二D锁存器DLATCH2的使能端EN与高频检测时钟信号Q4相连；第三D锁存器DLATCH3的使能端EN与高频检测时钟信号Q4相连，第三D锁存器DLATCH3的D端与数据脉冲信号的输入端PLUS_in相连，第三D锁存器DLATCH3的Q端与第四D锁存器DLATCH4的D端相连,第四D锁存器DLATCH4的使能端EN与高频检测时钟信号Q2相连，第四D锁存器DLATCH4的Q端与第五D锁存器DLATCH5的D端相连，第五D锁存器DLATCH5的使能端EN与高频检测时钟信号Q4相连；第二D锁存器DLATCH2的Q端与第一与非门(4)的两个输入端中的第一个输入端A相连，第三D锁存器...
【专利技术属性】
技术研发人员：李富华，戴晶星，吴庆，
申请(专利权)人：苏州大学，
类型：新型
国别省市：江苏,32
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