半导体存储器件及其制造的方法技术

一种半导体存储器件包括单元阵列区域和外围电路区域。单元阵列区域包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便被连接到体导电层。外围电路区域包括体导电层上的剩余衬底。剩余衬底包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。

Semiconductor memory devices and their manufacturing methods

A semiconductor memory device includes a cell array area and a peripheral circuit area. The unit array area includes an electrode structure and a vertical structure, which includes a plurality of electrodes stacked sequentially on a bulk conductive layer, which penetrates the electrode structure to be connected to the bulk conductive layer. The peripheral circuit area includes the residual substrate on the bulk conductive layer. The remaining substrate includes a buried insulating layer and an active layer provided on the buried insulating layer and on the periphery of the basic single crystal.

【技术实现步骤摘要】
半导体存储器件及其制造的方法相关申请的交叉引用该美国非临时专利申请根据35U.S.C.§119要求在韩国知识产权局于2017年6月12日提交的韩国专利申请第10-2017-0073390号以及于2017年11月6日提交的韩国专利申请第10-2017-0146814号的优先权，其公开通过整体引用而并入本文。
专利技术构思的实施例涉及一种半导体器件及制造该半导体器件的方法，并且更具体地，涉及一种三维(three-dimensional，3D)非易失性存储器件及制造该3D非易失性存储器件的方法。
技术介绍
半导体器件已经高度集成以提供优异的性能和低制造成本。具体地，存储器件的集成密度可能是确定其成本的重要因素。常规二维(two-dimensional，2D)半导体存储器件的集成密度可能主要由单位存储单元占据的区域决定。因此，形成精细图案的技术可能严重影响常规2D半导体存储器件的集成密度。然而，自使用极高价格的装置来形成精细图案以来，2D半导体存储器件的集成密度继续增加，但仍然受到限制。
技术实现思路
专利技术构思的实施例可以提供具有改进的电特性的半导体存储器件及制造该半导体存储器件的方法。专利技术构思的实施例还可以提供能够减小厚度的半导体存储器件及制造该半导体存储器件的方法。在一方面，半导体存储器件可以包括单元阵列区域和外围电路区域。单元阵列区域可以包括电极结构和垂直结构，该电极结构包括顺序地堆叠在体导电层上的多个电极，该垂直结构穿透电极结构以便连接到体导电层。外围电路区域可以包括体导电层上的剩余衬底。剩余衬底可以包括掩埋绝缘层、和被提供在掩埋绝缘层上并且是基本单晶的外围有源层。一方面，半导体存储器件可以包括：体导电层，包括单元阵列区域和外围电路区域；电极结构，包括顺序地堆叠在单元阵列区域上的多个电极；垂直结构，穿透电极结构并被连接到体导电层；以及外围电路区域上的剩余衬底。剩余衬底可以包括掩埋绝缘层和掩埋绝缘层上的外围有源层。剩余衬底的顶表面可以高于多个电极中的最下的一个，并且可以低于多个电极中的最上的一个。在一方面，一种制造半导体存储器件的方法可以包括：蚀刻包括下半导体层的衬底；形成连接到衬底的垂直结构；去除下半导体层；以及形成共同连接到垂直结构的底端的体导电层。衬底可以包括下半导体层、掩埋绝缘层和上半导体层。衬底可以包括单元阵列区域和外围电路区域。蚀刻衬底可以包括去除在单元阵列区域中的上半导体层和掩埋绝缘层。附图说明基于附图和所附详细描述，专利技术构思将变得更加明显。图1是示出根据专利技术构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。图2A是示出根据专利技术构思的一些实施例的半导体存储器件的平面图。图2B是沿着图2A的线I-I'得到的横截面图。图3A和图3B是根据专利技术构思的一些实施例的图2B的区域‘A’的放大图。图4A至图4C是根据专利技术构思的一些实施例的图2B的区域‘B’的放大图。图5是示出根据专利技术构思的一些实施例的半导体存储器件的平面图。图6至图14是用来示出制造根据专利技术构思的一些实施例的半导体存储器件的方法的、沿着图5的线I-I'得到的横截面图。图15是用来示出根据专利技术构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。图16是用来示出根据专利技术构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。图17是用来示出根据专利技术构思的一些实施例的半导体存储器件的、沿着图2A的线I-I'得到的横截面图。图18至图20示出了示出制造根据专利技术构思的一些实施例的制造半导体存储器件的方法的横截面图。具体实施方式将在下文中参考附图详细描述专利技术构思的实施例。图1是示出根据专利技术构思的一些实施例的半导体存储器件的单元阵列的示意性电路图。参考图1，根据一些实施例的半导体存储器件的单元阵列可以包括公共源极线CSL、多个位线BL以及连接在公共源极线CSL和位线BL之间的多个单元串CSTR。公共源极线CSL可以是安置在衬底上的导电层或形成在衬底中的掺杂剂区域。位线BL可以是与衬底垂直间隔开的导电图案(例如，金属线)。当在平面图中查看时，位线BL可以二维布置，并且多个单元串CSTR可以与位线BL中的每一个并联连接。单元串CSTR可以共同连接到公共源极线CSL。换句话说，多个单元串CSTR可以连接在公共源极线CSL和多个位线BL之间。在一些实施例中，公共源极线CSL可以被提供为多个。在一些实施例中，可以将相同的电压施加到多个公共源极线CSL。在某些实施例中，公共源极线CSL可以彼此独立地被电控制。单元串CSTR中的每一个可以包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及安置在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联连接。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。接地选择线GSL、安置在公共源极线CSL和位线BL之间的多个字线WL1至WLn和串选择线SSL可以分别用作接地选择晶体管GST的栅极电极、存储单元晶体管MCT的栅极电极、以及串选择晶体管SST的栅极电极。存储器单元晶体管MCT中的每一个可以包括数据存储元件。图2A是示出根据专利技术构思的一些实施例的半导体存储器件的平面图。图2B是沿着图2A的线I-I'得到的横截面图。图3A和图3B是根据专利技术构思的一些实施例的图2B的区域‘A’的放大图。图4A至图4C是根据专利技术构思的一些实施例的图2B的区域‘B’的放大图。参考图2A、图2B、图3A和图3B，根据一些实施例的半导体存储器件可以包括单元阵列区域CR、连接区域ER和外围电路区域PR。在一些实施例中，半导体存储器件可以是闪存器件。多个存储单元可以被提供在单元阵列区域CR中。在一些实施例中，图1的单元阵列可以被提供在单元阵列区域CR中。外围电路区域PR可以是其中安置有字线驱动器、感测放大器、行解码器和列解码器、以及控制电路的区域。为了容易和便于解释的目的，安置在单元阵列区域CR的一侧的外围电路区域PR被示出为图2A中示例。或者，外围电路区域PR可以另外安置在单元阵列区域CR的其他(多个)侧。在一些实施例中，当在平面图中查看时，外围电路区域PR可以围绕单元阵列区域CR。连接区域ER可以是其中提供下面将描述的栅极电极的电连接的连接垫的区域。连接垫可以是栅极电极的端部并且可以构成阶梯形状。剩余衬底103可以提供在外围电路区域PR中，并且外围晶体管PT可以提供在剩余衬底103上。外围晶体管PT可以包括栅极电极和栅极绝缘层。外围晶体管PT可以包括PMOS晶体管和/或NMOS晶体管。剩余衬底103可以包括掩埋绝缘层BX和掩埋绝缘层BX上的外围有源层UT。剩余衬底103可以是绝缘体上半导体衬底的部分。例如，剩余衬底103可以具有其中从绝缘体上硅(Silicon-on-Insulator，SOI)衬底去除下半导体层的结构。剩余衬底103可以进一步包括穿透外围有源层UT和掩埋绝缘层BX的器件隔离层102。例如，器件隔离层102可以包括氧化硅。掩埋绝缘层BX的侧壁可以面向将在下面描述的栅极电极中的至少一个的侧壁。剩余衬底103可以包括其上形成有外围晶体管PT的栅极本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：单元阵列区域和外围电路区域，其中所述单元阵列区域包括：电极结构，包括顺序地堆叠在体导电层上的多个电极；以及垂直结构，穿透电极结构并被连接到体导电层，其中所述外围电路区域包括：体导电层上的剩余衬底，其中所述剩余衬底包括掩埋绝缘层和所述掩埋绝缘层上的外围有源层，所述外围有源层是基本单晶的。

【技术特征摘要】
2017.06.12 KR 10-2017-0073390;2017.11.06 KR 10-2011.一种半导体存储器件，包括：单元阵列区域和外围电路区域，其中所述单元阵列区域包括：电极结构，包括顺序地堆叠在体导电层上的多个电极；以及垂直结构，穿透电极结构并被连接到体导电层，其中所述外围电路区域包括：体导电层上的剩余衬底，其中所述剩余衬底包括掩埋绝缘层和所述掩埋绝缘层上的外围有源层，所述外围有源层是基本单晶的。2.根据权利要求1所述的半导体存储器件，其中所述体导电层的厚度小于所述剩余衬底的厚度。3.根据权利要求1所述的半导体存储器件，其中所述掩埋绝缘层比所述外围有源层厚。4.根据权利要求1所述的半导体存储器件，其中所述掩埋绝缘层比所述体导电层厚。5.根据权利要求4所述的半导体存储器件，其中所述体导电层比所述外围有源层厚。6.根据权利要求1所述的半导体存储器件，其中，所述剩余衬底是绝缘体上硅(SOI)衬底的一部分。7.根据权利要求1所述的半导体存储器件，其中所述体导电层包括多晶硅。8.根据权利要求1所述的半导体存储器件，其中所述垂直结构中的每一个包括沟道半导体层和数据存储层，以及体导电层被连接到沟道半导体层。9.根据权利要求8所述的半导体存储器件，其中所述沟道半导体层的底表面和所述数据存储层的底表面处于基本相同的水平面。10.根据权利要求1所述的半导体存储器件，其中所述电极结构包括下选择栅极电极和单元栅极电极，单元栅极电极在下选择栅极电极上，并且外围有源层的顶表面高于下选择栅极电极的顶表面。11.根据权利要求1所述的半导体存储器件，其中电极结构的多个电极包括第一栅极电极和第二栅极电极，第一栅极电极最靠近多个电极当中的体导电层，第二栅极电极第二最靠近多个电极当中的体导电层，并且外围有源层的顶表面处于第一栅极电极的顶表面和第二栅极电极的顶表面之间的水平面。12.根据权利要求1所述的半导体存储器件，其中所述掩埋绝缘层的下部部分延伸到所述电极结构和所述体导电层之间的所述单元阵列区域，并且所述垂直结构穿透所述掩埋绝缘层的下部部分。13.根据权利要求1所述的半导体存储器件，其中所述剩余衬底进一步包括在所述掩埋绝缘层和所...

【专利技术属性】
技术研发人员：黄盛珉，任峻成，李吉成，赵恩锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR