快速均衡的方法、芯片和通信系统技术方案

技术编号:20425101 阅读:65 留言:0更新日期:2019-02-23 08:28
本申请提供了一种快速均衡的方法,能够减小链路均衡过程所需的时间。该方法包括:存储之前执行链路均衡时得到的满足链路稳定性要求的主芯片和从芯片的接收参数和发送参数。在确定需要执行链路均衡的情况下,将主芯片的初始快速均衡超时时间和从芯片的初始快速均衡超时时间中较大者配置为第一快速均衡超时时间,并且调用第一均衡参数,以使主芯片和从芯片根据第一快速均衡超时时间和上述发送和接收参数执行本次链路均衡,第一快速均衡超时时间为在执行本次链路均衡时,主芯片和从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间。进一步地,本申请还提供了执行该方法的装置、通信系统以及在执行该方法中提及的芯片。

【技术实现步骤摘要】
快速均衡的方法、芯片和通信系统
本申请涉及芯片
,尤其涉及一种快速均衡的方法、快速均衡的装置、芯片和通信系统。
技术介绍
按照外围组件快速互连(peripheralcomponentinterconnectexpress,PCIe)总线标准或加速器的高速互联内存一致性(cachecoherentinterconnectforaccelerators,CCIX)总线标准的规定,由于某些原因(比如芯片老化,温度变化等)引起链路出现不能稳定运行的现象时,系统软件(systemsoftware,SW)需要对链路进行修复。其中,链路修复过程包括链路均衡(简称为“均衡”)。若系统软件触发的链路均衡过程花费的时间过长,可能会导致系统工作或运行超时等错误。因此,需要一种合适的方法来解决链路均衡过程花费的时间过长的问题。
技术实现思路
本申请提供一种快速均衡的方法,能够减小链路均衡过程所需的时间。进一步地,本申请还提供了执行该方法的装置和通信系统,以及在执行该方法中用到的一种芯片。第一方面,提供了一种快速均衡的方法。该方法包括以下步骤:存储第N-a次执行链路均衡时得到的满足链路稳定性要求的第一均衡参数,所述第一均衡参数包括主芯片的接收参数和发送参数,以及从芯片的接收参数和发送参数,N≥2,1≤a<N,且a和N均为整数。在确定需要执行第N次链路均衡的情况下,读取所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间,所述主芯片的初始快速均衡超时时间小于或者等于所述主芯片在所述第N-a次执行链路均衡时,在均衡的第四阶段的均衡超时时间,所述从芯片的初始快速均衡超时时间小于或者等于所述从芯片在所述第N-a次执行链路均衡时,在均衡的第三阶段的均衡超时时间,所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间均是器件宣称值,所述第N-a次执行链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间均是硬件初始化值。根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间配置第一快速均衡超时时间,并且调用所述第一均衡参数,以使所述主芯片和所述从芯片根据所述第一快速均衡超时时间和所述第一均衡参数执行所述第N次链路均衡,其中,第一快速均衡超时时间为所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间中的较大者,且所述第一快速均衡超时时间为在执行所述第N次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间。在本实施例中,在执行第N-a次链路均衡且链路稳定时,存储满足链路稳定性要求的均衡参数(即,第一均衡参数)。比如,在该方法由系统软件(或者系统的管理芯片)可以将第一均衡参数存储至主芯片(例如,主芯片的固件(Firmware)或者寄存器)中。在确定需要执行第N次链路均衡时,系统软件首先读取主芯片的初始快速均衡超时时间从芯片的初始快速均衡超时时间,并判断二者中的较大者,然后将该较大者配置为快速均衡超时时间(即,第一均衡快速超时时间),并且调用第一均衡参数。这样,主芯片和从芯片可以将第一均衡参数作为初始参数,并根据该第一均衡超时时间,进行链路均衡。由于第一均衡参数是第N-a次均衡时选择的和链路匹配度较高的参数,因此在均衡过程中的第二阶段(Phase1),主芯片和/或从芯片能够快速实现比特位/符号锁定,达到数据的误码率小于10E-4的要求。在均衡过程中的第三阶段(Phase2),由于第一均衡参数中的主芯片的发送参数和从芯片的接收参数和链路匹配度较高,链路初始误码率较低,因此从芯片只需要稍微调整(比如1~2次)自己的接收参数以及主芯片的发送参数,就能够满足链路稳定性要求(例如,误码率小于10E-12)。这样就能够保证主芯片和从芯片在第一快速均衡超时时间内完成均衡,实现降低均衡超时时间的目的。类似地,在均衡过程中的第四阶段(Phase3),由于第一均衡参数中的主芯片的接收参数和从芯片的发送参数和链路匹配度较高,链路初始误码率较低,因此主芯片只需要稍微调整(比如1~2次)自己的接收参数以及从芯片的发送参数,就能够满足链路稳定性要求(例如,误码率小于10E-12)。这样就能够保证主芯片和从芯片在第一快速均衡超时时间内完成均衡,实现降低均衡过程所需的时间的目的。当变速完成且链路能够稳定运行后,主芯片和从芯片进行更高一级速率的变速,并重复使用第一快速均衡超时时间,以及调用该第一均衡参数作为均衡初始参数,进行链路均衡,直到每种速率都重新找到一个满足链路稳定性要求的参数。当芯片支持的所有速率都完成链路均衡以后,链路以执行第N次链路均衡前,链路运行的最高速率或者以能满足链路稳定要求的最高速率进行业务数据传输。因此,本申请实施例的快速均衡的方法,通过在本次执行链路均衡时,使用之前存储的满足链路稳定性要求的均衡参数和相对于现有技术较短的均衡超时时间(即,第一均衡超时时间),能够缩短均衡阶段的时间。另外,由于均衡超时时间较短,因此本申请实施例的快速均衡的方法在保证高速高损耗链路能稳定运行的同时,能够提高整个链路修复(比如热重置或者链路重训练)流程在1s内完成的概率,尽可能避免在系统软件发起的链路修复过程中出现等待超时,导致系统软件认为链路不可用的问题。需要说明的是,本申请中的主芯片是指包含下行口(downstreamport,DSP)的芯片。有时,该主芯片也被简称为下行口。本申请中的从芯片是指包含上行口(upstreamport,USP)的芯片。有时,该从芯片也被简称为上行口。还需要说明的是,第一均衡参数包括各种链路速率下的满足链路稳定性要求的主芯片和从芯片的接收和发送参数。可选的,该主芯片和该从芯片之间可以通过PCIe总线或CCIX总线连通。可知,本实施例提供的快速均衡的方法应用在使用PCIe总线或CCIX总线的处理器系统内。进一步地,在应用PCIe总线的处理器系统中,该主芯片为根组件(rootcomplex,RC)或交换芯片,该从芯片是独立于该主芯片的端点设备(Endpoint)。应当知道的是,交换芯片在一些情况下可以为主芯片,在另一些情况下可以为从芯片。本申请实施例的快速均衡的方法,因可以使用之前存储的满足链路稳定性要求的均衡参数,因此可以设置较短的均衡超时时间,在不需要更改当前协议规定的链路修复时系统软件的等待时长(即,1s)的情况下,能够尽可能避免在系统软件发起的链路修复过程中出现等待超时,导致系统软件认为链路不可用的问题。因此,本申请实施例的方法能够很好的实现PCIe/CCIX协议的兼容性,也能够避免因兼容性问题而对系统软件各种版本进行的修改操作。可选地,所述需要执行第N次链路均衡的情况包括由操作系统触发的热重置(hotreset)和链路重训练(linkretrain)。上述中,a可以为1。因此本申请实施例的方法,可以在热重置或者链路重训练触发的链路均衡过程中,使用最近一次进行链路均衡时使链路稳定运行的均衡参数。由于最近一次进行链路均衡时使链路稳定运行的均衡参数和链路匹配度较高,链路初始误码率较低,因此能够保证主芯片和从芯片在第一快速均衡超时时间内完成均衡,实现降低均衡过程所需的时间的目的。可选地,所述主芯片的初始均衡超本文档来自技高网...

【技术保护点】
1.一种快速均衡的方法,其特征在于,包括:存储第N‑a次执行链路均衡时得到的满足链路稳定性要求的第一均衡参数,所述第一均衡参数包括主芯片的接收参数和发送参数,以及从芯片的接收参数和发送参数,N≥2,1≤a<N,且a和N均为整数;在确定需要执行第N次链路均衡的情况下,读取所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间,所述主芯片的初始快速均衡超时时间小于或者等于所述主芯片在所述第N‑a次执行链路均衡时,在均衡的第四阶段的均衡超时时间,所述从芯片的初始快速均衡超时时间小于或者等于所述从芯片在所述第N‑a次执行链路均衡时,在均衡的第三阶段的均衡超时时间,所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间均是器件宣称值,所述第N‑a次执行链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间均是硬件初始化值;根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间配置第一快速均衡超时时间,并且调用所述第一均衡参数,以使所述主芯片和所述从芯片根据所述第一快速均衡超时时间和所述第一均衡参数执行所述第N次链路均衡,其中,第一快速均衡超时时间为所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间中的较大者,且所述第一快速均衡超时时间为在执行所述第N次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间。...

【技术特征摘要】
2018.06.19 CN 20181062942381.一种快速均衡的方法,其特征在于,包括:存储第N-a次执行链路均衡时得到的满足链路稳定性要求的第一均衡参数,所述第一均衡参数包括主芯片的接收参数和发送参数,以及从芯片的接收参数和发送参数,N≥2,1≤a<N,且a和N均为整数;在确定需要执行第N次链路均衡的情况下,读取所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间,所述主芯片的初始快速均衡超时时间小于或者等于所述主芯片在所述第N-a次执行链路均衡时,在均衡的第四阶段的均衡超时时间,所述从芯片的初始快速均衡超时时间小于或者等于所述从芯片在所述第N-a次执行链路均衡时,在均衡的第三阶段的均衡超时时间,所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间均是器件宣称值,所述第N-a次执行链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间均是硬件初始化值;根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间配置第一快速均衡超时时间,并且调用所述第一均衡参数,以使所述主芯片和所述从芯片根据所述第一快速均衡超时时间和所述第一均衡参数执行所述第N次链路均衡,其中,第一快速均衡超时时间为所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间中的较大者,且所述第一快速均衡超时时间为在执行所述第N次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间。2.如权利要求1所述的方法,其特征在于,调用所述第一均衡参数,以使所述主芯片和所述从芯片根据所述第一快速均衡超时时间和所述第一均衡参数执行所述第N次链路均衡,具体是指:调用与执行所述第N次链路均衡所要达到的速率对应且位于所述第一均衡参数中的参数,以使所述主芯片和所述从芯片根据与执行所述第N次链路均衡所要达到的速率对应且位于所述第一均衡参数中的参数和所述第一快速均衡超时时间,执行所述第N次链路均衡。3.如权利要求1或2所述的方法,其特征在于,在所述根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间配置第一快速均衡超时时间之前,所述方法还包括:确定所述主芯片是否支持快速均衡;以及,确定所述从芯片是否支持所述快速均衡;相应的,所述配置第一快速均衡超时时间,具体包括:在所述主芯片和所述从芯片均支持所述快速均衡的情况下,配置所述第一快速均衡超时时间。4.如权利要求3所述的方法,其特征在于,所述确定所述主芯片是否支持快速均衡,具体包括:在所述主芯片的初始快速均衡超时时间不为0时,确定所述主芯片支持所述快速均衡。5.如权利要求3或4所述的方法,其特征在于,所述确定所述从芯片是否支持所述快速均衡,具体包括:在所述从芯片的初始快速均衡超时时间不为0时,确定所述从芯片支持所述快速均衡。6.如权利要求1至5中任一项所述的方法,其特征在于,所述方法还包括:存储所述第N次执行链路均衡时得到的满足链路稳定性要求的第二均衡参数,所述第二均衡参数包括所述主芯片的接收参数和发送参数,以及所述从芯片的接收参数和发送参数。7.如权利要求1至6任一项所述的方法,其特征在于,在执行完所述第N次链路均衡之后,所述方法还包括:清除所述第一快速均衡超时时间。8.如权利要求6所述的方法,其特征在于,所述方法还包括:在确定需要执行第N+b次链路均衡的情况下,配置第二快速均衡超时时间,并且调用所述第二均衡参数,以使所述主芯片和所述从芯片根据所述第二快速均衡超时时间和所述第二均衡参数执行所述第N+b次链路均衡,其中,所述第二快速均衡超时时间为在执行所述第N+b次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间,所述第二快速均衡超时时间与所述第一快速均衡超时时间相同,b≥1,且b为整数。9.如权利要求1至8中任一项所述的方法,其特征在于,所述主芯片和所述从芯片之间通过外围组件快速互连PCIe总线或者加速器的高速互连内存一致性CCIX总线连通。10.如权利要求1至9中任一项所述的方法,其特征在于,所述需要执行第N次链路均衡的情况包括由操作系统触发的热重置和链路重训练。11.如权利要求1至10中任一项所述的方法,其特征在于,所述主芯片的初始均衡超时时间是根据所述主芯片支持的物理层PHY能力确定的,或者,所述从芯片的初始均衡超时时间是根据所述从芯片支持的PHY能力确定的。12.一种快速均衡的装置,其特征在于,包括:管理器,用于存储第N-a次执行链路均衡时得到的满足链路稳定性要求的第一均衡参数,所述第一均衡参数包括主芯片的接收参数和发送参数,以及从芯片的接收参数和发送参数,N≥2,1≤a<N,且a和N均为整数;收发器,在所述管理器确定需要执行第N次链路均衡的情况下,读取所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间,所述主芯片的初始快速均衡超时时间小于或者等于所述主芯片在所述第N-a次执行链路均衡时,在均衡的第四阶段的均衡超时时间,所述从芯片的初始快速均衡超时时间小于或者等于所述从芯片在所述第N-a次执行链路均衡时,在均衡的第三阶段的均衡超时时间,所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间均是器件宣称值,所述第N-a次执行链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间均是硬件初始化值;所述管理器还用于,根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间配置第一快速均衡超时时间,并且调用所述第一均衡参数,以使所述主芯片和所述从芯片根据所述第一快速均衡超时时间和所述第一均衡参数执行所述第N次链路均衡,其中,第一快速均衡超时时间为所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间中的较大者,且所述第一快速均衡超时时间为在执行所述第N次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间。13.如权利要求12所述的装置,其特征在于,所述管理器具体用于,调用与执行所述第N次链路均衡所要达到的速率对应且位于所述第一均衡参数中的参数,以使所述主芯片和所述从芯片根据与执行所述第N次链路均衡所要达到的速率对应且位于所述第一均衡参数中的参数和所述第一快速均衡超时时间,执行所述第N次链路均衡。14.如权利要求12或13所述的装置,其特征在于,所述管理器还用于,确定所述主芯片是否支持快速均衡,以及,确定所述从芯片是否支持所述快速均衡;相应的,所述管理器还用于配置所述配置第一快速均衡超时时间,具体包括:在所述主芯片和所述从芯片均支持所述快速均衡的情况下,配置所述第一快速均衡超时时间。15.如权利要求14所述的装置,其特征在于,所述管理器还用于确定所述主芯片是否支持快速均衡,具体包括:在所述主芯片的初始快速均衡超时时间不为0时,确定所述主芯片支持所述快速均衡。16.如权利要求14或15所述的装置,其特征在于,所述管理器还用于确定所述从芯片是否支持所述快速均衡,具体包括:在所述从芯片的初始快速均衡超时时间不为0时,确定所述从芯片支持所述快速均衡。17.如权利要求12至16中任一项所述的装置,其特征在于,所述管理器还用于,存储所述第N次执行链路均衡时得到的满足链路稳定性要求的第二均衡参数,所述第二均衡参数包括所述主芯片的接收参数和发送参数,以及所述从芯片的接收参数和发送参数。18.如权利要求12至17任一项所述的装置,其特征在于,在执行完所述第N次链路均衡之后,所述管理器还用于,清除所述第一快速均衡超时时间。19.如权利要求17所述的装置,其特征在于,所述管理器还用于,在确定需要执行第N+b次链路均衡的情况下,配置第二所述快速均衡超时时间,并且调用所述第二均衡参数,以使所述主芯片和所述从芯片根据所述第二快速均衡超时时间和所述第二均衡参数执行所述第N+b次链路均衡,其中,所述第二快速均衡超时时间为在执行所述第N+b次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间,所述第二快速均衡超时时间与所述第一快速均衡超时时间相同,b≥1,且b为整数。20.一种快速均衡的装置,其特征在于,包括:存储单元,用于存储第N-a次执行链路均衡时得到的满足链路稳定性要求的第一均衡参数,所述第一均衡参数包括主芯片的接收参数和发送参数,以及从芯片的接收参数和发送参数,N≥2,1≤a<N,且a和N均为整数;读取单元,用于在确定单元确定需要执行第N次链路均衡的情况下,读取所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间,所述主芯片的初始快速均衡超时时间小于或者等于所述主芯片在所述第N-a次执行链路均衡时,在均衡的第四阶段的均衡超时时间,所述从芯片的初始快速均衡超时时间小于或者等于所述从芯片在所述第N-a次执行链路均衡时,在均衡的第三阶段的均衡超时时间,所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间均是器件宣称值,所述第N-a次执行链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间均是硬件初始化值;配置调用单元,用于根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间配置第一快速均衡超时时间,并且调用所述第一均衡参数,以使所述主芯片和所述从芯片执行所述第N次链路均衡,其中,第一快速均衡超时时间为所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡超时时间中的较大者,且所述第一快速均衡超时时间为在执行所述第N次链路均衡时,所述主芯片和所述从芯片在均衡的第三阶段的均衡超时时间和第四阶段的均衡超时时间。21.如权利要求20所述的装置,其特征在于,所述配置调用单元具体用于,调用与执行所述第N次链路均衡所要达到的速率对应且位于所述第一均衡参数中的参数,以使所述主芯片和所述从芯片根据与执行所述第N次链路均衡所要达到的速率对应且位于所述第一均衡参数中的参数和所述第一快速均衡超时时间,执行所述第N次链路均衡。22.如权利要求20或21所述的装置,其特征在于,所述确定单元还用于,确定所述主芯片是否支持快速均衡,以及,确定所述从芯片是否支持所述快速均衡;相应的,所述配置调用单元用于根据所述主芯片的初始快速均衡超时时间和所述从芯片的初始快速均衡...

【专利技术属性】
技术研发人员:李永耀罗飞聂耳
申请(专利权)人:华为技术有限公司
类型:发明
国别省市:广东,44

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