整合扇出型封装体的制造方法技术

提供一种整合扇出型封装体的制造方法。方法包含以下步骤。在衬底上提供集成电路组件。在衬底上形成绝缘密封体以密封集成电路组件的侧壁。沿构建方向在集成电路组件和绝缘密封体上形成重布线路结构。重布线路结构的形成包含以下步骤。形成介电层和嵌入于介电层中的多个导通孔，其中导通孔中的每一个的横向尺寸沿构建方向减小。在多个导通孔和介电层上形成多个导电布线。

【技术实现步骤摘要】
整合扇出型封装体的制造方法
本公开是涉及一种封装，且特别是涉及一种整合扇出型封装体的制造方法。
技术介绍
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体行业已经历快速发展。在很大程度上，集成密度的这种改进来自最小特征大小的重复减小，这允许将更多较小的组件集成到给定区域中。这些较小的电子组件也需要比先前封装利用更少区域的较小封装。用于半导体组件的一些较小类型的封装包含方形扁平封装(quadflatpackage；QFP)、针脚栅格阵列(pingridarray；PGA)封装、球栅阵列(ballgridarray；BGA)封装，等等。当前，整合扇出型封装体因其紧密性而变得越来越流行。由整合扇出型封装体所提供的改进的布线能力和可靠性对于将来的封装来说是关键因素。
技术实现思路
本专利技术实施例的一种整合扇出型封装体的制造方法包括：在衬底上提供集成电路组件；在所述衬底上形成绝缘密封体以密封所述集成电路组件的侧壁；沿构建方向在所述集成电路组件以及所述绝缘密封体上形成重布线路结构，形成所述重布线路结构包括：形成介电层以及嵌入于所述介电层中的多个导通孔，其中所述导通孔中的每一个的横向尺寸沿所述构建方向减小；以及在所述多个导通孔以及所述介电层上形成多个导电布线。附图说明当结合附图阅读时，根据以下详细描述最好地理解本公开的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可以任意地增大或减小各种特征的尺寸。图1到图12说明根据一些实施例的用于制造整合扇出型封装体的过程流程。图13到图16说明根据一些其它实施例的用于制造整合扇出型封装体的过程流程。附图标号说明100：晶片；100'：变薄晶片；110、110a：半导体衬底；110'：变薄半导体；120：导电垫；130、130a：钝化层；132、142：接触开口；140、140a：后钝化层；150：导电柱；160、160a、160a'：保护层；200：管芯/集成电路组件；210：绝缘材料；210'：绝缘密封体；300：重布线路结构；302、DI：介电层；304：导通孔；306：导电布线；310：导电凸块；410a：球下金属图案；410b：连接垫；420、440：导电球；430：无源组件；510：焊料帽；C：载体衬底；CS1、CS2：接触表面；DB：脱黏层；E1：第一端；E2：第二端；LD：横向尺寸；S1：第一表面；S2：第二表面；SW：锥形侧壁；TV：导电穿孔；X1、Y1：构建方向。具体实施方式以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些组件和布置仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征形成在第二特征上方或上可包含其中第一特征与第二特征直接接触地形成的实施例，且还可包含其中额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。这种重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。另外，为了便于描述，在本文中可使用空间相对术语，如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等，以描述如图式中所说明的一个元件或特征与另一(一些)元件或特征的关系。除图式中所描绘的定向以外，空间相对术语意欲涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。还可包含其它特征和过程。举例来说，可包含测试结构以帮助验证测试3D封装或3DIC器件。测试结构可包含例如形成于重布线层中或衬底上的测试垫，所述重布线层或衬底允许测试3D封装或3DIC、使用探针和/或探针卡等等。验证测试可在中间结构以及最终结构上执行。另外，本文中所公开的结构和方法可以与并入有已知良好管芯的中间验证的测试方法结合使用以增加产率并降低成本。图1到图12说明根据一些实施例的用于制造整合扇出型封装体的过程流程。参考图1，提供一种包含布置成阵列的多个管芯或集成电路组件200的晶片100。在对晶片100执行晶片切割工艺之前，晶片100的集成电路组件200彼此以物理方式连接。在一些实施例中，晶片100包含半导体衬底110、形成于半导体衬底110上的多个导电垫120以及钝化层130。钝化层130形成于衬底110上方且具有多个接触开口132，使得导电垫120通过钝化层130的接触开口132部分地暴露。举例来说，半导体衬底110可以是包含形成于其中的有源组件(例如，晶体管或类似物)和无源组件(例如，电阻器、电容器、感应器或类似物)的硅衬底；导电垫120可以是铝垫、铜垫或其它合适的金属垫；且钝化层130可以是氧化硅层、氮化硅层、氮氧化硅层或由其它合适的介电材料形成的介电层。如图1中所绘示，在一些实施例中，晶片100可任选地包含形成于钝化层130上方的后钝化层140。后钝化层140覆盖钝化层130且具有多个接触开口142。通过钝化层130的接触开口132部分地暴露的导电垫120通过后钝化层140的接触开口142部分地暴露。举例来说，后钝化层140可以是聚酰亚胺(polyimide；PI)层、聚苯并恶唑(polybenzoxazole；PBO)层、苯并环丁烯(benzocyclobutene；BCB)层或由其它合适的聚合物制成的介电层，或类似物。在一些实施例中，介电层由以下形成：氮化物，如氮化硅；氧化物，如氧化硅；磷硅酸盐玻璃(phosphosilicateglass；PSG)；硼硅酸盐玻璃(borosilicateglass；BSG)；硼掺杂磷硅酸盐玻璃(boron-dopedphosphosilicateglass；BPSG)，或类似物。在某些实施例中，钝化层130和后钝化层140可由任何可接受的沉积工艺形成，所述沉积工艺如旋转涂布、化学气相沉积(chemicalvapordeposition；CVD)、叠层或类似工艺，或这些方法的组合。参考图2，多个导电柱150形成于晶片100的导电垫120上。在一些实施例中，导电柱150通过导电材料的镀覆工艺形成于导电垫120上。下文详细描述导电柱150的镀覆工艺。首先，将晶种层溅镀到后钝化层140和通过接触开口142暴露的导电垫120上。接着通过光刻胶材料层的旋转涂布、光刻胶材料层的烘烤以及光刻(即曝光和显影过程)来在晶种层上方形成具有预定图案的图案化光刻胶层(未绘示)。对应于导电垫120的晶种层的部分通过图案化光刻胶层暴露。接着将包含形成于其上的图案化光刻胶层的晶片100浸入到镀覆浴中的镀覆液中，使得将导电柱150镀覆在对应于导电垫120且通过图案化光刻胶层显露的晶种层的部分上。形成导电柱150之后，通过例如刻蚀、灰化或其它合适的去除方法剥离图案化光刻胶层。此后，例如，通过使用导电柱150作为硬掩模，通过刻蚀来去除未由导电柱150覆盖的晶种层的另一部分，直到暴露后钝化层140。在一些实施例中，导电柱150是镀覆铜导柱(pillars)或其它合适的金属导柱。在一些替代性实施例中，导电柱150是由焊料帽(例如，无铅焊料帽)覆盖的铜本文档来自技高网...

【技术保护点】
1.一种整合扇出型封装体的制造方法，包括：在衬底上提供集成电路组件；在所述衬底上形成绝缘密封体以密封所述集成电路组件的侧壁；沿构建方向在所述集成电路组件以及所述绝缘密封体上形成重布线路结构，形成所述重布线路结构包括：形成介电层以及嵌入于所述介电层中的多个导通孔，其中所述导通孔中的每一个的横向尺寸沿所述构建方向减小；以及在所述多个导通孔以及所述介电层上形成多个导电布线。

【技术特征摘要】
2017.07.27 US 62/537,946;2018.07.04 US 16/027,2751.一种整合扇出型封装体的制造方法，包括：在衬底上提供集成电路组件；在所述衬底上形成绝...

【专利技术属性】
技术研发人员：蔡惠榕，郭宏瑞，彭竣翔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71