The invention is a 5G LDPC encoder and coding method with low complexity and high throughput, which solves the problems of low throughput, large resource occupation of the existing encoder and unsuitable for the 3GPP 5G standard. The encoder of the invention realizes cyclic shift by random RAM reading instead of barrel shift register, simplifies the complex operation of cyclic shift of bit-wide registers into simple RAM reading operation, stores all cyclic shift coefficients in one ROM by using the capacity characteristics of BLOCK ROM, and stores information in true dual-port RAM to reduce the number of memory and simplify the complexity of RAM reading address. \u3002 The encoding method uses four parallel computations to check bits. Compared with the traditional encoder, the LUT resource of the present invention is reduced by more than four times, the throughput is increased by more than three times, and the time delay is greatly reduced. The invention supports the coding implementation of 102 parity check matrices of the 3GPP 5G standard, supports rate matching of arbitrary bit rates, has high compatibility and scalability, and is used for LDPC coding under the 3GPP 5G standard.
【技术实现步骤摘要】
低复杂度高吞吐率的5GLDPC编码器和编码方法
本专利技术一般属于无线通信系统的纠错
,尤其涉及3GPP5G标准的低密度奇偶校验码的编码器和编码方法,具体是一种低复杂度高吞吐率的5GLDPC编码器和编码方法,用于无线通信系统的纠错
技术介绍
通信技术的发展即是追求更加可靠有效的信息传递方案。目前提高信息传递有效性的主流方案即为差错控制技术。在众多差错控制码中,LDPC码以其优异的性能、简洁的结构以及良好的应用前景成为目前研究的热门方向。据相关调查统计,编解码模块大约消耗现代数字芯片三分之一的功耗。因此,提供低复杂度高吞吐率的编码器对于现代通信系统架构的设计是极其重要的。近期,3GPP5G标准已将QC-LDPC码列为增强移动宽带(eMBB)场景的数据传输和控制信息传输的信道编译码方案。QC-LDPC码即为奇偶校验矩阵为准循环阵的LDPC码。3GPP5G标准中的奇偶校验矩阵与传统标准的奇偶校验矩阵不同,其种类庞大,矩阵尺寸变化范围广,因此提出一种新型的针对3GPP5G标准的编码器是具有很强的现实意义。编码器FPGA设计主要考虑两大方面的资源:一是LUT资源,二是BRAM资源。LUT资源与逻辑设计有关,当逻辑比较复杂时,如使用了非常大位宽的数字之间的运算将会消耗大量的LUT资源。BRAM资源则与存储器的消耗有关,当使用了大量的RAM、ROM或者FIFO等资源将会消耗大量的BRAM资源。传统的LDPC编码器有两种方案。第一种方案,每个奇偶校验矩阵需要存储M个ROM。对于基准矩阵一,M=46;对于基准矩阵二,M=42。每个ROM存储奇偶校验矩阵中每个 ...
【技术保护点】
1.一种针对3GPP 5G标准的LDPC编码器,具有输入信源、编码控制模块、码字拼接模块,从码字拼接模块输出码字,完成编码,其特征在于,还包括有奇偶校验矩阵存储器、校验比特计算存储器、校验比特计算模块、信息比特打孔缓存模块、校验比特打孔缓存模块,其中,奇偶校验矩阵存储器通过编码控制模块输出的控制信号产生循环移位系数,并将循环移位系数送入编码控制模块,用于产生校验比特计算存储器中随机存储RAM所需的读地址;输入信源分别送入信息比特打孔缓存模块和校验比特计算存储器中,校验比特计算存储器通过编码控制模块输出的控制信号控制其随机存储RAM的循环移位输出,校验比特计算存储器的输出送入校验比特计算模块,用于产生校验比特;校验比特计算模块通过编码控制模块的控制信号将产生的前四组校验向量存储到校验比特计算存储器的随机存储RAM中,校验比特计算模块输出的校验比特送入校验比特打孔缓存模块;信息比特打孔缓存模块和校验比特打孔缓存模块通过编码控制模块的控制信号分别对输入信源和校验比特进行缓存和打孔,信息比特打孔模块和校验比特打孔缓存模块的输出送入码字拼接模块,码字拼接模块通过编码控制模块输出的控制信号连续输出 ...
【技术特征摘要】
1.一种针对3GPP5G标准的LDPC编码器,具有输入信源、编码控制模块、码字拼接模块,从码字拼接模块输出码字,完成编码,其特征在于,还包括有奇偶校验矩阵存储器、校验比特计算存储器、校验比特计算模块、信息比特打孔缓存模块、校验比特打孔缓存模块,其中,奇偶校验矩阵存储器通过编码控制模块输出的控制信号产生循环移位系数,并将循环移位系数送入编码控制模块,用于产生校验比特计算存储器中随机存储RAM所需的读地址;输入信源分别送入信息比特打孔缓存模块和校验比特计算存储器中,校验比特计算存储器通过编码控制模块输出的控制信号控制其随机存储RAM的循环移位输出,校验比特计算存储器的输出送入校验比特计算模块,用于产生校验比特;校验比特计算模块通过编码控制模块的控制信号将产生的前四组校验向量存储到校验比特计算存储器的随机存储RAM中,校验比特计算模块输出的校验比特送入校验比特打孔缓存模块;信息比特打孔缓存模块和校验比特打孔缓存模块通过编码控制模块的控制信号分别对输入信源和校验比特进行缓存和打孔,信息比特打孔模块和校验比特打孔缓存模块的输出送入码字拼接模块,码字拼接模块通过编码控制模块输出的控制信号连续输出码字信号,实现支持3GPP5G标准的所有奇偶校验矩阵的编码功能。2.如权利要求1所述的针对3GPP5G标准的LDPC编码器,其特征在于,所述奇偶校验矩阵存储器为一个宽度为1144,深度为240的ROM,用于储存3GPP5G标准的所有奇偶校验矩阵,包括基准矩阵1和基准矩阵2,其中,每一种基准矩阵包括51种循环移位矩阵,这102种循环移位矩阵的循环移位系数的类型有16种;奇偶校验矩阵存储器的存储规则为每一行存储基准矩阵四行的循环移位系数,其中每一个循环移位系数为11位二进制无符号数,循环移位系数为-1时存储为1536的二进制值,按照基矩阵行的顺序依次存储,各种类型的循环移位系数依次向下存储,特别地,基准矩阵1的循环移位系数存储于基矩阵2的循环移位系数的上方。3.如权利要求1所述的针对3GPP5G标准的LDPC编码器,其特征在于,其所述的校验比特计算存储器由52个宽度为1,深度为384*5的真双口RAM构成,用于存储信息向量和前四组校验向量,并对其进行循环移位;其存储规则为每个RAM的存储结构由五部分构成,第奇数个存储向量,第奇数个存储向量的副本,第偶数个存储向量,第偶数个存储向量的副本和零向量,其中存储向量为信息向量的RAM为信息存储RAM,存储向量为校验向量的RAM为校验存储RAM,每组存储向量分别存储于相同的4个真双口RAM中;其中,信息存储RAM的工作数目由基准矩阵的类型决定,基准矩阵1的信息存储RAM的工作数目为20,基准矩阵2的信息存储RAM的工作数目为44,对于两种基准矩阵,所述校验存储RAM的工作数目都为8。4.如权利要求1所述的针对3GPP5G标准的LDPC编码器,其特征在于所述的信息比特打孔缓存模块包含1...
【专利技术属性】
技术研发人员:刘刚,赵瑾,王涵,郭漪,
申请(专利权)人:西安电子科技大学,
类型:发明
国别省市:陕西,61
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