低复杂度高吞吐率的5G LDPC编码器和编码方法技术

技术编号:20369178 阅读:29 留言:0更新日期:2019-02-16 19:37
本发明专利技术是一种低复杂度高吞吐率的5G LDPC编码器和编码方法,解决了现有编码器吞吐率低,资源占用大,且不适用3GPP 5G标准的问题。本发明专利技术编码器利用随机存储RAM读取代替桶形移位寄存器实现循环移位,将大位宽的寄存器循环移位的复杂操作简化为简单的RAM读取操作,利用BLOCK ROM的容量特性,将所有的循环移位系数存储于一个ROM中,用真双口RAM存储信息来减少存储器数量和简化RAM读地址复杂度。编码方法用四路并行计算校验比特。本发明专利技术较传统编码器LUT资源降低4倍多,吞吐率提高3倍多,时延也大大降低。本发明专利技术支持3GPP 5G标准的102种奇偶校验矩阵的编码实现,支持任意码率的速率匹配,具有较高的兼容性和可扩展性,用于3GPP 5G标准下的LDPC编码。

Low Complexity and High Throughput 5G LDPC Encoder and Coding Method

The invention is a 5G LDPC encoder and coding method with low complexity and high throughput, which solves the problems of low throughput, large resource occupation of the existing encoder and unsuitable for the 3GPP 5G standard. The encoder of the invention realizes cyclic shift by random RAM reading instead of barrel shift register, simplifies the complex operation of cyclic shift of bit-wide registers into simple RAM reading operation, stores all cyclic shift coefficients in one ROM by using the capacity characteristics of BLOCK ROM, and stores information in true dual-port RAM to reduce the number of memory and simplify the complexity of RAM reading address. \u3002 The encoding method uses four parallel computations to check bits. Compared with the traditional encoder, the LUT resource of the present invention is reduced by more than four times, the throughput is increased by more than three times, and the time delay is greatly reduced. The invention supports the coding implementation of 102 parity check matrices of the 3GPP 5G standard, supports rate matching of arbitrary bit rates, has high compatibility and scalability, and is used for LDPC coding under the 3GPP 5G standard.

【技术实现步骤摘要】
低复杂度高吞吐率的5GLDPC编码器和编码方法
本专利技术一般属于无线通信系统的纠错
,尤其涉及3GPP5G标准的低密度奇偶校验码的编码器和编码方法,具体是一种低复杂度高吞吐率的5GLDPC编码器和编码方法,用于无线通信系统的纠错

技术介绍
通信技术的发展即是追求更加可靠有效的信息传递方案。目前提高信息传递有效性的主流方案即为差错控制技术。在众多差错控制码中,LDPC码以其优异的性能、简洁的结构以及良好的应用前景成为目前研究的热门方向。据相关调查统计,编解码模块大约消耗现代数字芯片三分之一的功耗。因此,提供低复杂度高吞吐率的编码器对于现代通信系统架构的设计是极其重要的。近期,3GPP5G标准已将QC-LDPC码列为增强移动宽带(eMBB)场景的数据传输和控制信息传输的信道编译码方案。QC-LDPC码即为奇偶校验矩阵为准循环阵的LDPC码。3GPP5G标准中的奇偶校验矩阵与传统标准的奇偶校验矩阵不同,其种类庞大,矩阵尺寸变化范围广,因此提出一种新型的针对3GPP5G标准的编码器是具有很强的现实意义。编码器FPGA设计主要考虑两大方面的资源:一是LUT资源,二是BRAM资源。LUT资源与逻辑设计有关,当逻辑比较复杂时,如使用了非常大位宽的数字之间的运算将会消耗大量的LUT资源。BRAM资源则与存储器的消耗有关,当使用了大量的RAM、ROM或者FIFO等资源将会消耗大量的BRAM资源。传统的LDPC编码器有两种方案。第一种方案,每个奇偶校验矩阵需要存储M个ROM。对于基准矩阵一,M=46;对于基准矩阵二,M=42。每个ROM存储奇偶校验矩阵中每个循环移位矩阵的第一行,利用二元码乘法的特殊性,即与零相乘为零,与一相乘为一,采用选择器来实现编码。由于3GPP5G标准的奇偶校验矩阵有102种类型,因此采用此算法就需将102种奇偶校验矩阵都存储在ROM,将会消耗大量的BRAM资源。第二种方案即采用ROM存储循环移位系数,由于3GPP5G标准中奇偶校验矩阵的循环移位系数只有16种,所以相较于第一种方案将会节省一定的BRAM资源。实现过程为首先对输入信源进行串并转换,将串行的输入信源比特流存入寄存器中,然后利用桶形移位寄存器对寄存器中的数据进行循环移位等运算,最后再将寄存器中的码字进行并串转换输出编码后的码字流。由于其循环移位大多采用桶形移位寄存器实现,其寄存器位宽与循环移位矩阵的尺寸Z值有关,对于3GPP5G标准,Z值从2到384不等,为了兼容所有的Z值,该桶形移位寄存器的位宽将会取到768。此外,该方案将串行的信源存入寄存器中,再将寄存器中的码字转为串行的码字比特流输出,将会涉及一个大位宽寄存器与单比特数据的串并转换和并串转换的运算,因此其耗费的LUT资源十分巨大。
技术实现思路
针对现有技术的缺点和不足,提出一种复杂度低,吞吐率高,时延小的低复杂度高吞吐率的5GLDPC编码器和编码方法。本专利技术首先是一种针对3GPP5G标准的LDPC编码器,具有输入信源、编码控制模块、码字拼接模块,从码字拼接模块输出码字,完成编码,其特征在于,还包括有奇偶校验矩阵存储器、校验比特计算存储器、校验比特计算模块、信息比特打孔缓存模块、校验比特打孔缓存模块,其中,奇偶校验矩阵存储器通过编码控制模块输出的控制信号产生循环移位系数,并将循环移位系数送入编码控制模块,用于产生校验比特计算存储器中随机存储RAM所需的读地址;输入信源分别送入信息比特打孔缓存模块和校验比特计算存储器中,校验比特计算存储器通过编码控制模块输出的控制信号控制其随机存储RAM的循环移位输出,校验比特计算存储器的输出送入校验比特计算模块,用于产生校验比特;校验比特计算模块通过编码控制模块的控制信号将产生的前四组校验向量存储到校验比特计算存储器的随机存储RAM中,校验比特计算模块输出的校验比特送入校验比特打孔缓存模块;信息比特打孔缓存模块和校验比特打孔缓存模块通过编码控制模块的控制信号分别对输入信源和校验比特进行缓存和打孔,信息比特打孔模块和校验比特打孔缓存模块的输出送入码字拼接模块,码字拼接模块通过编码控制模块输出的控制信号连续输出码字信号,实现支持3GPP5G标准的所有奇偶校验矩阵的编码功能。本专利技术还是一种针对3GPP5G标准的LDPC编码方法,在权利要求1~6的针对3GPP5G标准的LDPC编码器上实现,其特征在于,包括以下步骤:步骤1,IP核存储信源:将输入信源存储于校验比特计算存储器的真双口RAM用于计算校验比特,同时,将输入信源存储于信息比特打孔缓存模块的FIFO中用于信息比特的打孔;步骤2,累加RAM循环移位计算校验比特:利用计算存储器中真双口RAM对存储向量进行循环移位,在校验比特计算模块对校验比特存储器的输出进行累加计算校验向量,并将校验比特计算模块的输出缓存到校验比特打孔缓存模块的FIFO中;步骤3,信息比特与校验比特的打孔:对信息比特打孔缓存模块中的信息比特进行打孔,并根据码率对校验比特打孔缓存模块中的校验比特进行打孔;步骤4,信息比特与校验比特的拼接:将信息比特打孔缓存模块和校验比特打孔缓存模块中FIFO的输出在码字拼接模块进行拼接,得到编码后的码字。本专利技术的有益效果为:本专利技术采用四路并行方案计算校验比特,对于3GPP5G标准,四路并行是时间复杂度与空间复杂度考虑下的最优选择,这是因为计算第一组校验向量需要四份资源,计算第二、四组校验向量一份资源,计算第三组校验向量需要两份资源,计算其余校验向量需要一份资源。因此采用先用四份资源计算第一组校验向量,三路并行计算第二三四组校验向量,四路并行计算其余的校验向量是综合考虑时间与空间复杂度的最优选择,在四路并行处理的结构下,本专利技术相较于传统专利技术提高了三倍的吞吐率,而且时延也大大降低。本专利技术利用随机存储RAM的读取代替传统的桶形移位寄存器来实现循环移位,牺牲较少的BRAM资源来换取LUT资源,将原本复杂的大位宽的寄存器循环移位的复杂操作简化为简单的RAM读取操作,大大降低了LUT资源。对四路并行会耗费大量资源的问题,采用真双口RAM的结构减少了近一半的BRAM资源,并且利用真双口RAM的特性存储双份存储向量,简化了编码控制模块产生RAM读取地址的复杂度,即不用判决地址越界,直接顺序读取即可实现循环移位。此外,本专利技术利用BLOCKROM的容量特性,将所有的循环移位系数存储于一个ROM中,大大降低了BRAM资源,因此本专利技术距离较低的复杂度。本专利技术采用统一简化的计算结构,不需对计算不同的校验位作不同处理,直接将RAM输出结果累加,校验比特计的算实现十分简单。本专利技术可以兼容3GPP5G标准的102种奇偶校验矩阵的编码实现,并可以支持任意码率的速率匹配,具有较高的兼容性和可扩展性。附图说明图1是本专利技术的编码器结构示意图。图2是本专利技术的编码方法的流程图。图3是本专利技术所支持的奇偶校验矩阵的类型参数。图4是本专利技术提供的3GPP5G标准下奇偶校验矩阵的组织形式。图5是本专利技术提供的奇偶校验矩阵存储器针对16种循环移位系数的奇偶校验矩阵的整体存储形式。图6是本专利技术本专利技术信息存储RAM的存储示意图。图7是本专利技术本专利技术计算校验向量的P1结构图。图8是本专利技术计算校验向量P2的结构图。图9是传统编码器和本专利技术编码器时序本文档来自技高网
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【技术保护点】
1.一种针对3GPP 5G标准的LDPC编码器,具有输入信源、编码控制模块、码字拼接模块,从码字拼接模块输出码字,完成编码,其特征在于,还包括有奇偶校验矩阵存储器、校验比特计算存储器、校验比特计算模块、信息比特打孔缓存模块、校验比特打孔缓存模块,其中,奇偶校验矩阵存储器通过编码控制模块输出的控制信号产生循环移位系数,并将循环移位系数送入编码控制模块,用于产生校验比特计算存储器中随机存储RAM所需的读地址;输入信源分别送入信息比特打孔缓存模块和校验比特计算存储器中,校验比特计算存储器通过编码控制模块输出的控制信号控制其随机存储RAM的循环移位输出,校验比特计算存储器的输出送入校验比特计算模块,用于产生校验比特;校验比特计算模块通过编码控制模块的控制信号将产生的前四组校验向量存储到校验比特计算存储器的随机存储RAM中,校验比特计算模块输出的校验比特送入校验比特打孔缓存模块;信息比特打孔缓存模块和校验比特打孔缓存模块通过编码控制模块的控制信号分别对输入信源和校验比特进行缓存和打孔,信息比特打孔模块和校验比特打孔缓存模块的输出送入码字拼接模块,码字拼接模块通过编码控制模块输出的控制信号连续输出码字信号,实现支持3GPP 5G标准的所有奇偶校验矩阵的编码功能。...

【技术特征摘要】
1.一种针对3GPP5G标准的LDPC编码器,具有输入信源、编码控制模块、码字拼接模块,从码字拼接模块输出码字,完成编码,其特征在于,还包括有奇偶校验矩阵存储器、校验比特计算存储器、校验比特计算模块、信息比特打孔缓存模块、校验比特打孔缓存模块,其中,奇偶校验矩阵存储器通过编码控制模块输出的控制信号产生循环移位系数,并将循环移位系数送入编码控制模块,用于产生校验比特计算存储器中随机存储RAM所需的读地址;输入信源分别送入信息比特打孔缓存模块和校验比特计算存储器中,校验比特计算存储器通过编码控制模块输出的控制信号控制其随机存储RAM的循环移位输出,校验比特计算存储器的输出送入校验比特计算模块,用于产生校验比特;校验比特计算模块通过编码控制模块的控制信号将产生的前四组校验向量存储到校验比特计算存储器的随机存储RAM中,校验比特计算模块输出的校验比特送入校验比特打孔缓存模块;信息比特打孔缓存模块和校验比特打孔缓存模块通过编码控制模块的控制信号分别对输入信源和校验比特进行缓存和打孔,信息比特打孔模块和校验比特打孔缓存模块的输出送入码字拼接模块,码字拼接模块通过编码控制模块输出的控制信号连续输出码字信号,实现支持3GPP5G标准的所有奇偶校验矩阵的编码功能。2.如权利要求1所述的针对3GPP5G标准的LDPC编码器,其特征在于,所述奇偶校验矩阵存储器为一个宽度为1144,深度为240的ROM,用于储存3GPP5G标准的所有奇偶校验矩阵,包括基准矩阵1和基准矩阵2,其中,每一种基准矩阵包括51种循环移位矩阵,这102种循环移位矩阵的循环移位系数的类型有16种;奇偶校验矩阵存储器的存储规则为每一行存储基准矩阵四行的循环移位系数,其中每一个循环移位系数为11位二进制无符号数,循环移位系数为-1时存储为1536的二进制值,按照基矩阵行的顺序依次存储,各种类型的循环移位系数依次向下存储,特别地,基准矩阵1的循环移位系数存储于基矩阵2的循环移位系数的上方。3.如权利要求1所述的针对3GPP5G标准的LDPC编码器,其特征在于,其所述的校验比特计算存储器由52个宽度为1,深度为384*5的真双口RAM构成,用于存储信息向量和前四组校验向量,并对其进行循环移位;其存储规则为每个RAM的存储结构由五部分构成,第奇数个存储向量,第奇数个存储向量的副本,第偶数个存储向量,第偶数个存储向量的副本和零向量,其中存储向量为信息向量的RAM为信息存储RAM,存储向量为校验向量的RAM为校验存储RAM,每组存储向量分别存储于相同的4个真双口RAM中;其中,信息存储RAM的工作数目由基准矩阵的类型决定,基准矩阵1的信息存储RAM的工作数目为20,基准矩阵2的信息存储RAM的工作数目为44,对于两种基准矩阵,所述校验存储RAM的工作数目都为8。4.如权利要求1所述的针对3GPP5G标准的LDPC编码器,其特征在于所述的信息比特打孔缓存模块包含1...

【专利技术属性】
技术研发人员:刘刚赵瑾王涵郭漪
申请(专利权)人:西安电子科技大学
类型:发明
国别省市:陕西,61

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