一种基于忆阻实现的表决器电路制造技术

技术编号:20369158 阅读:29 留言:0更新日期:2019-02-16 19:37
本发明专利技术提出了一种基于忆阻实现的表决器电路,包括票数统计电路、数值比较电路、与门组合电路和或门组合电路,票数统计电路的输入端与输入信号相连接,票数统计电路的输出端与数值比较电路的输入端相连接,数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接,或门组合电路与与门组合电路相连接,或门组合电路输出两个输出信号,与门组合电路输出一个输出信号。本发明专利技术与或逻辑门电路设计都采用两个忆阻对接方式,经过运算放大器调整输出电压,并可以经过多次级联实现全加器和比较器等功能,组合出八人表决器电路。与传统的晶体管集成电路相比,在电路尺寸、集成密度、电路功耗等方面拥有很大的优势。

A voter circuit based on memristor

The invention proposes a voter circuit based on memristor realization, which includes a voting statistics circuit, a numerical comparison circuit, a gate combination circuit and a gate combination circuit. The input end of the voting statistics circuit is connected with the input signal, the output end of the voting statistics circuit is connected with the input end of the numerical comparison circuit, and the output end of the numerical comparison circuit is connected with the gate combination circuit and the gate combination circuit respectively. The input end of the gate combination circuit is connected, or the gate combination circuit is connected with the gate combination circuit, or the gate combination circuit outputs two output signals, and the gate combination circuit outputs one output signal. Two memristor docking modes are adopted in the design of the circuit of the invention and the logic gate. The output voltage is adjusted by an operational amplifier, and the functions of full adder and comparator can be realized by cascade for many times, thus combining eight voter circuits. Compared with traditional transistor integrated circuits, they have great advantages in circuit size, integration density and power consumption.

【技术实现步骤摘要】
一种基于忆阻实现的表决器电路
本专利技术涉及模数电路的
,尤其涉及一种基于忆阻实现的表决器电路。
技术介绍
忆阻(memristor)是一种有记忆功能的非线性电阻器,它是除电阻器、电容器和电感器之外的第四种基本电路元件。具有记忆功能和非线性电阻特性的器件,这也是称其为忆阻的原因。直到2008年,美国惠普实验室首次制作出了忆阻的实物,有关忆阻的研究才全面展开。作为一种新的无源电子元件,忆阻得到了很大的关注。忆阻以其电阻的开关效应及非易失性存储在逻辑应用方面也有大量的研究。在存储器、逻辑门、可编程逻辑门阵列等方面,忆阻也有了诸多的应用研究。现有表决器电路大多采用晶体管集成电路实现,只能实现3-5人的表决,且电路尺寸较大,集成密度和电路功耗较大。
技术实现思路
针对现有表决器电路电路尺寸较大,集成密度和电路功耗较大的技术问题,本专利技术提出一种基于忆阻实现的表决器电路,利用忆阻组合出与或逻辑关系,实现了八人表决的功能。为了达到上述目的,本专利技术的技术方案是这样实现的:一种基于忆阻实现的表决器电路,包括票数统计电路、数值比较电路、与门组合电路和或门组合电路,票数统计电路的输入端与输入信号相连接,票数统计电路的输出端与数值比较电路的输入端相连接,数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接,或门组合电路与与门组合电路相连接,或门组合电路输出两个输出信号,与门组合电路输出一个输出信号。所述输入信号包括输入端I1-I8,输入端I1-I8的变量为逻辑“1”即“5V”时,表示表决者“赞成”;输入端I1-I8的变量为“0”即“0V”时,表示表决者“不赞成”。所述票数统计电路包括一级全加电路、二级全加电路和三级全加电路;所述一级全加电路包括四个一级全加器,四个一级全加器的两个输入端分别与输入信号相连接,四个一级全加器的低进位C端均接地;所述二级全加电路包括四个二级全加器,二级全加器的输入端与一级全加电路输出端相连接;所述三级全加电路包括三个三级全加器,三级全加器的输入端与二级全加器的输出端相连接,三级全加器的输出端与数值比较电路相连接。所述一级全加器包括全加器F1-F4,全加器F1-F4的两个输入端依次与输入信号的8个输入端相连接,全加器F1-F4的低进位C端均接地;所述二级全加器包括全加器F5-F8,全加器F5的两个输入端分别与全加器F1和全加器F2的高进位C1输出端相连接,全加器F5的低进位C端与全加器F6的高进位C1输出端相连接,全加器F6的两个输入端分别与全加器F1和全加器F2的S输出端相连接,全加器F6的低进位C端接地;全加器F7的两个输入端分别与全加器F3和全加器F4的高进位C1输出端相连接,全加器F7的低进位C端与全加器F8的高进位C1输出端相连接,全加器F8的两个输入端分别与全加器F3和全加器F4的S输出端相连接,全加器F8的低进位C端接地;所述三级全加电路包括全加器F9-F11,全加器F9的两个输入端分别与全加器F5和全加器F7的高进位C1输出端相连接,全加器F9的低进位C端与全加器F10的高进位C1输出端相连接,全加器F10的两个输入端分别与全加器F5和全加器F7的S输出端相连接,全加器F10的低进位C端与全加器F11的高进位C1输出端相连接,全加器F11的两个输入端分别与全加器F6和全加器F8的S输出端相连接,全加器F10的低进位C端接地。所述数值比较电路包括一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3,一位比较器C0、一位比较器C1和一位比较器C3的K输入端均接地,一位比较器C2的K输入端与正5V电源相连接;所述一位比较器C0的J输入端与三级全加器的全加器F11的S输出端相连接,一位比较器C1的J输入端与三级全加器的全加器F10的S输出端相连接,一位比较器C2的J输入端与三级全加器的全加器F9的S输出端相连接,一位比较器C4的J输入端与三级全加器的全加器F9的高进位C1输出端相连接,一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3的J>K输出端、J<K输出端和J=K输出端与或门组合电路和与门组合电路的输入端相连接。所述全加器F1-F11包括反相器U1-4、忆阻M43--60和运算放大器OP22-30,输入端信号IA通过反相器U1连接忆阻M43的m极,输入端信号IB连接忆阻M44的m极,忆阻M43和忆阻M44的p极均与运算放大器OP22的正向输入端相连接,运算放大器OP22的反向输入端连接正4.5V电源,运算放大器OP22的上端口连接正5V电源、下端口接地,运算放大器OP22的输出端连接忆阻M45的p极;输入端信号IA连接忆阻M47的m极,输入端信号IB通过反相器U2连接忆阻M48的m极,忆阻M47和忆阻M48的p极均与运算放大器OP24的正向输入端相连接,运算放大器OP24的反向输入端连接正4.5V电源,运算放大器OP24的上端口连接正5V电源、下端口接地,运算放大器OP24的输出端连接忆阻M46的p极;忆阻M45和忆阻M46的m极均与运算放大器OP23的正向输入端相连接,运算放大器OP23的反向输入端连接正0.5V电源,运算放大器OP23的上端口连接正5V电源、下端口接地,运算放大器OP23的输出端通过反相器U3连接忆阻M53的m极,输入端信号IC连接忆阻M54的m极,忆阻M53和忆阻M54的p极均与运算放大器OP27的正向输入端相连接,运算放大器OP27的反向输入端连接正4.5V电源,运算放大器OP27的上端口连接正5V电源、下端口接地。运算放大器OP27的输出端连接忆阻M55的p极;运算放大器OP23的输出端连接忆阻M57的m极,输入端信号IC通过反相器U4连接忆阻M58的m极,忆阻M57和忆阻M58的p极均与运算放大器OP29的正向输入端相连接,运算放大器OP29的反向输入端连接正4.5V电源,运算放大器OP29的上端口连接正5V电源、下端口接地,运算放大器OP29的输出端连接忆阻M56的p极;忆阻M55和忆阻M56的m极均与运算放大器OP28的正向输入端相连接,运算放大器OP28的反向输入端连接正0.5V电源,运算放大器OP28的上端口连接正5V电源、下端口接地,运算放大器OP28的输出端为输出端OUTS;输入端信号IA连接忆阻M50的m极,输入端信号IB连接忆阻M49的m极,忆阻M49和忆阻M50的p极均与运算放大器OP25的正向输入端相连接,运算放大器OP25的反向输入端连接正4.5V电源,运算放大器OP25的上端口连接正5V电源、下端口接地,运算放大器OP25的输出端连接忆阻M59的p极;输入端信号IC接忆阻M51的m极,运算放大器OP23的输出端连接忆阻M52的m极,忆阻M51和忆阻M52的p极相连接作为运算放大器OP26的正向输入端,运算放大器OP26的反向输入端连接正4.5V电源,运算放大器OP26的上端口连接正5V电源、下端口接地,运算放大器OP26的输出端连接忆阻M60的p极;忆阻M59和忆阻M60的m极均与运算放大器OP30的正向输入端相连接,运算放大器OP30的反向输入端连接正0.5V电源,运算放大器OP30的上端口连接正5V电源、下端口接地,运算放大器OP30的输出端为高进位输出端本文档来自技高网...

【技术保护点】
1.一种基于忆阻实现的表决器电路,其特征在于,包括票数统计电路、数值比较电路、与门组合电路和或门组合电路,票数统计电路的输入端与输入信号相连接,票数统计电路的输出端与数值比较电路的输入端相连接,数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接,或门组合电路与与门组合电路相连接,或门组合电路输出两个输出信号,与门组合电路输出一个输出信号。

【技术特征摘要】
1.一种基于忆阻实现的表决器电路,其特征在于,包括票数统计电路、数值比较电路、与门组合电路和或门组合电路,票数统计电路的输入端与输入信号相连接,票数统计电路的输出端与数值比较电路的输入端相连接,数值比较电路的输出端分别与或门组合电路和与门组合电路的输入端相连接,或门组合电路与与门组合电路相连接,或门组合电路输出两个输出信号,与门组合电路输出一个输出信号。2.根据权利要求1所述的基于忆阻实现的表决器电路,其特征在于,所述输入信号包括输入端I1-I8,输入端I1-I8的变量为逻辑“1”即“5V”时,表示表决者“赞成”;输入端I1-I8的变量为“0”即“0V”时,表示表决者“不赞成”。3.根据权利要求1所述的基于忆阻实现的表决器电路,其特征在于,所述票数统计电路包括一级全加电路、二级全加电路和三级全加电路;所述一级全加电路包括四个一级全加器,四个一级全加器的两个输入端分别与输入信号相连接,四个一级全加器的低进位C端均接地;所述二级全加电路包括四个二级全加器,二级全加器的输入端与一级全加电路输出端相连接;所述三级全加电路包括三个三级全加器,三级全加器的输入端与二级全加器的输出端相连接,三级全加器的输出端与数值比较电路相连接。4.根据权利要求3所述的基于忆阻实现的表决器电路,其特征在于,所述一级全加器包括全加器F1-F4,全加器F1-F4的两个输入端依次与输入信号的8个输入端相连接,全加器F1-F4的低进位C端均接地;所述二级全加器包括全加器F5-F8,全加器F5的两个输入端分别与全加器F1和全加器F2的高进位C1输出端相连接,全加器F5的低进位C端与全加器F6的高进位C1输出端相连接,全加器F6的两个输入端分别与全加器F1和全加器F2的S输出端相连接,全加器F6的低进位C端接地;全加器F7的两个输入端分别与全加器F3和全加器F4的高进位C1输出端相连接,全加器F7的低进位C端与全加器F8的高进位C1输出端相连接,全加器F8的两个输入端分别与全加器F3和全加器F4的S输出端相连接,全加器F8的低进位C端接地;所述三级全加电路包括全加器F9-F11,全加器F9的两个输入端分别与全加器F5和全加器F7的高进位C1输出端相连接,全加器F9的低进位C端与全加器F10的高进位C1输出端相连接,全加器F10的两个输入端分别与全加器F5和全加器F7的S输出端相连接,全加器F10的低进位C端与全加器F11的高进位C1输出端相连接,全加器F11的两个输入端分别与全加器F6和全加器F8的S输出端相连接,全加器F10的低进位C端接地。5.根据权利要求1或3所述的基于忆阻实现的表决器电路,其特征在于,所述数值比较电路包括一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3,一位比较器C0、一位比较器C1和一位比较器C3的K输入端均接地,一位比较器C2的K输入端与正5V电源相连接;所述一位比较器C0的J输入端与三级全加器的全加器F11的S输出端相连接,一位比较器C1的J输入端与三级全加器的全加器F10的S输出端相连接,一位比较器C2的J输入端与三级全加器的全加器F9的S输出端相连接,一位比较器C4的J输入端与三级全加器的全加器F9的高进位C1输出端相连接,一位比较器C0、一位比较器C1、一位比较器C2和一位比较器C3的J>K输出端、J<K输出端和J=K输出端分别与或门组合电路和与门组合电路的输入端相连接。6.根据权利要求4所述的基于忆阻实现的表决器电路,其特征在于,所述全加器包括反相器U1-4、忆阻M43--60和运算放大器OP22-30,输入端信号IA通过反相器U1连接忆阻M43的m极,输入端信号IB连接忆阻M44的m极,忆阻M43和忆阻M44的p极均与运算放大器OP22的正向输入端相连接,运算放大器OP22的反向输入端连接正4.5V电源,运算放大器OP22的上端口连接正5V电源、下端口接地,运算放大器OP22的输出端连接忆阻M45的p极;输入端信号IA连接忆阻M47的m极,输入端信号IB通过反相器U2连接忆阻M48的m极,忆阻M47和忆阻M48的p极均与运算放大器OP24的正向输入端相连接,运算放大器OP24的反向输入端连接正4.5V电源,运算放大器OP24的上端口连接正5V电源、下端口接地,运算放大器OP24的输出端连接忆阻M46的p极;忆阻M45和忆阻M46的m极均与运算放大器OP23的正向输入端相连接,运算放大器OP23的反向输入端连接正0.5V电源,运算放大器OP23的上端口连接正5V电源、下端口接地,运算放大器OP23的输出端通过反相器U3连接忆阻M53的m极,输入端信号IC连接忆阻M54的m极,忆阻M53和忆阻M54的p极均与运算放大器OP27的正向输入端相连接,运算放大器OP27的反向输入端连接正4.5V电源,运算放大器OP27的上端口连接正5V电源、下端口接地。运算放大器OP27的输出端连接忆阻M55的p极;运算放大器OP23的输出端连接忆阻M57的m极,输入端信号IC通过反相器U4连接忆阻M58的m极,忆阻M57和忆阻M58的p极均与运算放大器OP29的正向输入端相连接,运算放大器OP29的反向输入端连接正4.5V电源,运算放大器OP29的上端口连接正5V电源、下端口接地,运算放大器OP29的输出端连接忆阻M56的p极;忆阻M55和忆阻M56的m极均与运算放大器OP28的正向输入端相连接,运算放大器OP28的反向输入端连接正0.5V电源,运算放大器OP28的上端口连接正5V电源、下端口接地,运算放大器OP28的输出端为输出端OUTS;输入端信号IA连接忆阻M50的m极,输入端信号IB连接忆阻M49的m极,忆阻M49和忆阻M50的p极均与运算放大器OP25的正向输入端相连接,运算放大器OP25的反向输入端连接正4.5V电源,运算放大器OP25的上端口连接正5V电源、下端口接地,运算放大器OP25的输出端连接忆阻M59的p极;输入端信号IC接忆阻M51的m极,运算放大器OP23的输出端连接忆阻M52的m极,忆阻M51和忆阻M52的p极相连接作为运算放大器OP26的正向输入端,运算放大器OP26的反向输入端连接正4.5V电源,运算放大器OP26的上端口连接正5V电源、下端口接地,运算放大器OP26的输出端连接忆阻M60的p极;忆阻M59和忆阻M60的m极均与运算放大器OP30的正向输入端相连接,运算放大器OP30的反向输入端连接正0.5V电源,运算放大器OP30的上端口连接正5V电源、下端口接地,运算放大器OP30的输出端为高进位输出端OUTC1。7.根据权利要求5所述的基于忆阻实现的表决器电路,其特征在于,所述一位比较器包括反相器U5-8、忆阻M61-70和运算放大器OP31-35,输入端信号J通过反相器U7连接忆阻M65的m极,输入端信号K通过反相器U8连接忆阻M68的m极,忆阻M68和忆阻M65的p极均与运算放大器OP33的正向输入端相连接,运算放大器OP33的反向输入端连接正4.5V电源,运算放大器OP33的上端口连接正5V电源、下端口接地,运算放大器OP33的输出端连接忆阻M67的p极;输入端信号J连接忆阻M66的m极,输入端信号K连接忆阻M69的m极,忆阻M69和忆阻M66的p极均与运算放大器OP34的正向输入端相连接,运算放大器OP34的反向输入端连接正4.5V电源,运算放大器OP34的上端口连接正5V电源、下端口接地,运算放大器OP34的输出端连接忆阻M70的p极;忆阻M67和忆阻M70的m极均与运算放大器OP35的正向输入端,运算放大器OP35的反向输入端连接正0.5V电源,运算放大器OP35的上端口连接正5V电源、下端口接地,运算放大器OP35的输出端为J=K输出端;输入端信号J通过反相器U5连接忆阻M61的m极,输入端信号K连接忆阻M63的m极,忆阻M61和忆阻M63的p极均与运算放大器OP31的正向输入端相连接,运算放大器OP31的反向输入端连接正4.5V电源,运算放大器OP31的上端口连接正5V电源、下端口接地,运算放大器OP31的输出端为J<K输出端;输入端信号K通过反相器U6连接忆阻M64的m极,输入端信号J连接忆阻M62的m极,忆阻M62和忆阻M64的p极均与运算放大器OP32的正向输入端相连接,运算放大器OP32的反向输入端连接正4.5V电源,运算放大器OP32的上端口连接正5V电源、下端口接地,运算放大器OP32的输出端为J>K输出端。8.根据权利要求1或5所述的基于忆阻实现的表决器电路,其特征在于,所述与门组合电路包括二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III,二输入与门结构I、二输入与门结构II、三输入与门结构I、三输入与门结构II、四输入与门结构I、四输入与门结构II和四输入与门结构III的输入端均与数值比...

【专利技术属性】
技术研发人员:孙军伟田钰琪耿盛涛王延峰黄春刘鹏王妍王英聪方洁刘娜
申请(专利权)人:郑州轻工业学院
类型:发明
国别省市:河南,41

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