半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，所述半导体器件包括：管道栅；字线，所述字线层叠在管道栅上；第一沟道层，所述第一沟道层被配置成穿通字线；以及第二沟道层，所述第二沟道层被形成在管道栅中以将第一沟道层连接，并且具有比第一沟道层高的杂质浓度。

【技术实现步骤摘要】
半导体器件及其制造方法本申请是于2013年03月18日向中华人民共和国国家知识产权局提交的申请号为201310085518.5、专利技术名称为“半导体器件及其制造方法”的中国专利技术专利申请的分案申请。
本专利技术总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维(3D)非易失性存储器件及其制造方法。
技术介绍
非易失性存储器件是一种即使在电源切断时也可以保留其中储存的数据的存储器件。近来，随着存储器单元以单层形成在衬底上的二维(2D)存储器件的集成度的改善已经达到极限，提出了存储器单元层叠在衬底上的三维(3D)非易失性存储器件。通过在衬底上垂直布置存储串或者在衬底上以“U”形方式布置存储串而层叠存储器单元，来制造3D非易失性存储器件，其中每个存储串包括全部串联连接的漏极选择晶体管、漏极侧存储器单元、管道晶体管、源极侧存储器单元以及源极选择晶体管。管道晶体管将漏极侧存储器单元与源极侧存储器单元连接。然而，由于管道晶体管位于层叠的漏极侧存储器单元和源极侧存储器单元下方，因此制造管道晶体管困难。尤其，在制造工艺期间，管道晶体管的沟道层可能会被切断，或者阈值电压可能会受到不正确的控制，由此降低存储器件的操作可靠性。
技术实现思路
本专利技术涉及一种具有改善的操作可靠性的半导体器件及其制造方法。本专利技术的一个方面提供了一种半导体器件，所述半导体器件包括：管道栅；字线，所述字线层叠在管道栅上；第一沟道层，所述第一沟道层被配置成穿通字线；以及第二沟道层，所述第二沟道层形成在管道栅中以将第一沟道层连接，并且具有比第一沟道层更高的杂质浓度。本专利技术的另一个方面提供了一种半导体器件，所述半导体器件包括：源极侧存储器单元，所述源极侧存储器单元沿着第一源极侧沟道层层叠；漏极侧存储器单元，所述漏极侧存储器单元沿着第一漏极侧沟道层层叠；以及导电层，所述导电层被配置成将第一源极侧沟道层与第一漏极侧沟道层连接。本专利技术的另一方面提供了一种制造半导体器件的方法，所述方法包括以下步骤：通过刻蚀第一导电层来形成沟槽；在沟槽中形成牺牲层；在形成有牺牲层的第一导电层上交替地形成第一材料层和第二材料层；通过刻蚀第一材料层和第二材料层形成沟道孔以与沟槽连接；去除经由沟道孔的底表面暴露出的牺牲层；通过在沟道孔和沟槽中形成沟道层，在沟道孔中形成第一沟道层，并且在沟槽中形成第二沟道层；通过刻蚀沟道孔之间的第一材料层和第二材料层来形成缝隙；以及经由缝隙将杂质注入到第二沟道层中。附图说明通过参照附图详细地描述本专利技术的各种实施例，本专利技术的以上和其它的特点和优点对于本领域的技术人员将变得更加显然，其中：图1A至图1D是根据本专利技术的不同实施例的半导体器件的截面图；图2A和图2B是说明根据本专利技术的不同实施例的半导体器件的单元阵列的部分的电路图；图3A至图3D是根据本专利技术的一个实施例的用于制造半导体器件的方法的截面图；图4是根据本专利技术的另一个实施例的存储系统的框图；以及图5是根据本专利技术的另一个实施例的计算系统的框图。具体实施方式在下文中，将参照附图更加全面地描述本专利技术的各种实施例。在附图中，为了清晰起见，对层和区域的厚度以及层和区域之间的间隔进行了夸大处理。在以下说明书中，已知功能或结构如果由于不必要的细节而使本专利技术模糊，则不进行详细描述。在附图中，每当相同的元件在后续的附图中再次出现时，由相同的附图标记来表示。图1A至图1D是根据本专利技术的不同实施例的半导体器件的截面图。参见图1A，根据本专利技术的一个实施例的半导体器件包括：管道栅11；字线12，所述字线12层叠在管道栅11上；第一沟道层14，所述第一沟道层14被形成为穿通字线12；以及第二沟道层15，所述第二沟道层15被形成在管道栅11中以与第一沟道层14连接，并且具有比第一沟道层14高的杂质浓度。第一沟道层14可以用作层叠的存储器单元的沟道层，并且每个第一沟道层14可以由未掺杂的多晶硅层来形成。第二沟道层15被形成为将相邻的第一沟道层14连接。例如，第二沟道层15将都在第一沟道层14内的彼此相邻的第一漏极侧沟道层和第一源极侧沟道层的下部连接。第二沟道层15可以包括与第一沟道层接触的第一区15A和设置在第一区15A之间的第二区15B，并且第二沟道层15可以由掺杂的多晶硅层形成。第二沟道层15A包括比第一沟道层14中的杂质更高浓度的杂质，并且第二区15B可以包括比在第一区15A中的杂质更高浓度的杂质。例如，第一区15A可以不包括杂质，而第二区15B可以包括N型或P型杂质。作为另一个实例，第一区15A可以包括低浓度的N型或P型杂质，而第二区15B可以包括高浓度的N型或P型杂质。第一沟道层14和第二沟道层15每个可以具有管形状，并且共同地形成开放的中心区域。第一沟道层14和第二沟道层15的开放中心区域可以用绝缘层18来填充。管道栅11被形成为包围第二沟道层15。例如，管道栅11可以被形成为包围第二沟道层15的上表面、侧表面以及下表面中的全部或一些。管道栅11可以由导电层例如多晶硅层形成。半导体器件还可以包括包围第一沟道层14和第二沟道层15的第一存储层16。第一存储层16可以包括设置在第一沟道层14和第二沟道层15与字线12之中的隧道绝缘层、电荷储存层以及电荷阻挡层中的全部或一些。电荷储存层可以包括用于储存电荷的浮栅(例如，浮栅)、用于捕获电荷的陷阱层(例如，氮化物层)以及纳米点中的至少一种。半导体器件可以包括相变材料层来替换电荷储存层。半导体器件还可以包括设置在第一存储层16与字线12之间并且包围字线12的上表面和下表面的第二存储层17。第二存储层17可以包括隧道绝缘层、电荷储存层以及电荷阻挡层中的全部或一些。例如，第二存储层17可以包括通过层叠氧化物层和高k电介质材料层而获得的电荷阻挡层。半导体器件还可以包括第一缝隙S1，所述第一缝隙S1穿通字线12和交替地层叠在字线12之间的层间绝缘层13。第一缝隙S1被设置在沟道孔之间，并且在第二沟道层15的第二区15B之上。第一缝隙S1可以被形成到使得经由第一缝隙S1暴露出管道栅11的表面的深度，或者使得管道栅11的上表面被过刻蚀(over-etch)的深度。然后，用绝缘层19来填充第一缝隙S1。参见图1B，根据本专利技术的另一个实施例的半导体器件包括第一沟道层14和第二沟道层15，所述第一沟道层14和第二沟道层15每个采用柱体形状方式——整个区域包括不开放的中心区域——来形成。图1B的半导体器件的其它结构与图1A所示的半导体器件的结构大体相似。参见图1C，根据本专利技术的另一个实施例的半导体器件包括：管道栅11，所述管道栅11包围第二沟道层15的侧表面和下表面。与图1A中所描述的实施例相比的区别特点是，在包围第二沟道层15的上表面的管道栅11上形成有虚设管道栅20。在图1C中，管道栅11可以由导电层例如掺杂的多晶硅层形成，并且虚设管道栅20可以由非导电层例如未掺杂的多晶硅层形成。由于虚设管道栅20由非导电层形成，所以仅管道栅11实质起栅的作用。虚设管道栅20可以在第一缝隙S1的刻蚀期间用作刻蚀阻挡层。字线12和层间绝缘层13交替地层叠在虚设管道栅上。尽管图1C示出层间绝缘层13和字线12顺序并交替地层叠在管道栅11上，但是字线12和层间绝缘层13可以顺序并交替地层叠在虚设管道栅20本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：多个字线，所述多个字线层叠在彼此的顶部上；多个第一沟道层，所述多个第一沟道层被配置成穿通所述字线；以及第二沟道层，所述第二沟道层在所述多个字线之下以将所述多个第一沟道层连接，并且具有比所述多个第一沟道层高的杂质浓度。

【技术特征摘要】
2012.10.16 KR 10-2012-01148681.一种半导体器件，包括：多个字线，所述多个字线层叠在彼此的顶部上；多个第一沟道层，所述多个第一沟道层被配置成穿通所述字线；以及第二沟道层，所述第二沟道层在所述多个字线之下以将所述多个第一沟道层连接，并且具有比所述多个第一沟道层高的杂质浓度。2.如权利要求1所述的半导体器件，其中，所述多个第一沟道层每个都包括未掺杂的多晶硅层，以及所述第二沟道层包括掺杂的多晶硅层。3.如权利要求2所述的半导体器件，其中，所述第二沟道层包括N型多晶硅层或P型多晶硅层。4.如权利要求1所述的半导体器件，其中，所述第二沟道层包括：多个第一区，所述多个第一区与所述多个第一沟道层接触；以及第二区，所述第二区被设置在所述多个第一区之间，并且具有比所述多个第一区高的杂质浓度。5.如权利要求4所述的半导体器件，其中，所述多个第一区每个都包括低浓度的N型杂质或P型杂质，以及所述第二区包括高浓度的N型杂质或P型杂质。6.如权利要求4所述的半导体器件，其中，所述多个第一区具有半导体属性，以及所述第二区具有导电属性。7.如权利要求1所述的半导体器件，其中，所述第二沟道层具有导电属性。8.如权利要求1所述的半导体器件，还包括缝隙，所述缝隙被配置成穿通所述字线，并且被设置在所述第二沟道层之上。9.如权利要求1所述的半导体器件，还包括：管道栅，所述管道栅在所述字线之下，其中，所述管道栅被配置成包围所述第二沟道层的侧表面和下表面。10.如权利要求9所述的半导体器件，还包括虚设管道栅，所述虚设管道栅被形成在所述管道栅上，并且被配置成包围所述第二沟道层的上表面。11.如权利要求10所述的半导体器件，其中，所述虚设管道栅包括未掺杂的多晶硅层。12.如权利要求9所述的半...

【专利技术属性】
技术研发人员：李起洪，皮昇浩，宾眞户，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR