一种基于FPGA的CFAR参考单元求和及恒虚警率检测方法及装置制造方法及图纸

本发明专利技术公开了一种基于FPGA的CFAR参考单元求和及恒虚警率检测方法及装置，本发明专利技术通过改进FPGA下的CFAR算法电路，采用技术手段在仅增加少量资源的基础上设置了递归架构的缓存单元，使得递归缓存单元的下级缓存子单元的存储数据为上一级缓存子单元的存储数据与新输入数据之和，并根据新输入数据逐级更新缓存单元中存储的数据，达到了在不需要进行减法运算的前提下，确保参与参考单元求和运算的数据量的效果，从而提高了FPGA下的参考单元数据的求和运算速度。

【技术实现步骤摘要】
一种基于FPGA的CFAR参考单元求和及恒虚警率检测方法及装置
本专利技术涉及算法领域，尤其涉及一种基于FPGA的CFAR参考单元求和及恒虚警率检测方法及装置。
技术介绍
CFAR算法(ConstantFalseAlarmRate恒虚警率检测算法)是一种给检测策略提供检测阀值，并且使得杂波和干扰对系统的恒虚警概率影响最小化的信号处理方法。在利用CFAR算法进行预置检测时，需要先对两组参考单元的数据进行求和运算，现有的CFAR算法的求和运算是利用滑动参考窗的方法，即在将所有的参考单元重新求和的基础上，加上滑入的参考单元并且减去滑出的参考单元，实现参考单元求和，并达到控制求和运算的数据量的目的。但是，随着数字信号处理技术的发展，处理速度越来越快，数据精度越来越高，技术人员对于运算速度的需求远大于对资源消耗的要求。然而，现有的CFAR算法通过在参考单元求和过程中利用减法运算控制求和运算的数据量，虽然有利于减少加法器和寄存器的使用，但同时也限制了CFAR算法的求和运算速度，使得现有的CFAR算法积分求和单元的工作速度成为了整个CFAR模块的速度瓶颈。因此，如何改进CFAR算法的积分求和运算提高CFAR模块的整体运算速度成为了本领域技术人员亟需解决的技术问题。
技术实现思路
本专利技术提供了一种基于FPGA的CFAR参考单元求和及恒虚警率检测方法及装置，用于改进CFAR算法的积分求和运算从而提高CFAR模块的整体运算速度。本专利技术第一方面提供的一种基于FPGA的CFAR参考单元求和方法，包括：S1：当递归缓存单元接收到新的输入数据时，获取所述递归缓存单元中各个缓存子单元的存储数据，其中，所述缓存子单元的数量等于预设的CFAR参考单元的单位长度；S2：根据获取到的所述存储数据，将各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元；S3：将所述基准缓存子单元的上一级缓存子单元中存储的存储数据与所述输入数据的和值存储于所述基准缓存子单元；S4：判断所述基准缓存子单元是否为所述递归缓存单元中的首级缓存子单元，若是，则执行步骤S5，若否，则将所述基准缓存子单元的上一级缓存子单元设为基准缓存子单元，然后执行步骤S3；S5：判断所述递归缓存单元中各个缓存子单元的存储数据为缺省值的数量是否为零，若是，则执行步骤S6，若否，则返回步骤S1；S6：输出所述递归缓存单元中的末级缓存子单元中的存储数据。优选地，所述步骤S2具体包括：S21：根据获取到的所述存储数据，判断各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元，若是，则将所述未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元，若否，则将所述递归缓存单元中的末级缓存子单元设为基准缓存子单元。本专利技术第二方面提供了一种基于FPGA的恒虚警率检测方法，包括上述
技术实现思路
提及的一种基于FPGA的CFAR参考单元求和方法，包括：A01：通过所述CFAR参考单元求和方法，分别得到CFAR模块中的第一递归缓存单元输出的第一和值以及第二递归缓存单元输出的第二和值；A02：根据所述第一和值与所述第二和值，通过CFAR算法得到恒虚警率检测结果。优选地，所述输入数据在所述CFAR模块中的流向依次为：第一递归缓存单元，第一保护单元，门限值缓存单元，第二保护单元以及第二递归缓存单元。本专利技术第三方面提供的一种基于FPGA的CFAR参考单元求和装置，包括：数据读取模块，用于当递归缓存单元接收到新的输入数据时，获取递归缓存单元中各个缓存子单元的存储数据，其中，所述缓存子单元的数量等于预设的CFAR参考单元的单位长度；基准单元确定模块，用于根据获取到的所述存储数据，将各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元；和值计算模块，用于将所述基准缓存子单元的上一级缓存子单元中存储的存储数据与所述输入数据的和值存储于所述基准缓存子单元；缓存单元更新模块，用于判断所述基准缓存子单元是否为所述递归缓存单元中的首级缓存子单元，若是，则执行和值输出判定单元，若否，则将所述基准缓存子单元的上一级缓存子单元设为基准缓存子单元，然后执行所述和值计算模块；所述和值输出判定单元，用于判断所述递归缓存单元中各个缓存子单元的存储数据为缺省值的数量是否为零，若是，则执行和值输出单元，若否，则返回执行所述数据读取模块；所述和值输出单元，用于输出所述递归缓存单元中的末级缓存子单元中的存储数据。优选地，所述基准单元确定模块具体用于：根据获取到的所述存储数据，判断各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元，若是，则将所述未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元，若否，则将所述递归缓存单元中的末级缓存子单元设为基准缓存子单元。本专利技术第四方面提供了一种基于FPGA的恒虚警率检测装置，上述
技术实现思路
提及的一种基于FPGA的CFAR参考单元求和装置，包括：和值获取模块，用于通过所述CFAR参考单元求和装置，分别得到CFAR模块中的第一递归缓存单元输出的第一和值以及第二递归缓存单元输出的第二和值；恒虚警率输出模块，用于根据所述第一和值与所述第二和值，通过CFAR算法得到恒虚警率检测结果。优选地，所述输入数据在所述CFAR模块中的流向依次为：第一递归缓存单元，第一保护单元，门限值缓存单元，第二保护单元以及第二递归缓存单元。从以上技术方案可以看出，本专利技术具有以下优点：本专利技术提供的一种基于FPGA的CFAR参考单元求和方法，包括：S1：当递归缓存单元接收到新的输入数据时，获取递归缓存单元中各个缓存子单元的存储数据，其中，所述缓存子单元的数量等于预设的CFAR参考单元的单位长度；S2：根据获取到的所述存储数据，将各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元；S3：将所述基准缓存子单元的上一级缓存子单元中存储的存储数据与所述输入数据的和值存储于所述基准缓存子单元；S4：判断所述基准缓存子单元是否为所述递归缓存单元中的首级缓存子单元，若是，则执行步骤S5，若否，则将所述基准缓存子单元的上一级缓存子单元设为基准缓存子单元，然后执行步骤S3；S5：判断所述递归缓存单元中各个缓存子单元的存储数据为缺省值的数量是否为零，若是，则执行步骤S6，若否，则返回步骤S1；S6：输出所述递归缓存单元中的末级缓存子单元中的存储数据。本专利技术通过改进FPGA下的CFAR算法电路，采用技术手段在仅增加少量资源的基础上设置了递归架构的缓存单元，使得递归缓存单元的下级缓存子单元的存储数据为上一级缓存子单元的存储数据与新输入数据之和，并根据新输入数据逐级更新缓存单元中存储的数据，达到了在不需要进行减法运算的前提下，确保参与参考单元求和运算的数据量的效果，从而提高了FPGA下的参考单元数据的求和运算速度。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。图1为本专利技术提供的一种基于FPGA的本文档来自技高网...

【技术保护点】
1.一种基于FPGA的CFAR参考单元求和方法，其特征在于，包括：S1：当递归缓存单元接收到新的输入数据时，获取所述递归缓存单元中各个缓存子单元的存储数据，其中，所述缓存子单元的数量等于预设的CFAR参考单元的单位长度；S2：根据获取到的所述存储数据，将各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元；S3：将所述基准缓存子单元的上一级缓存子单元中存储的存储数据与所述输入数据的和值存储于所述基准缓存子单元；S4：判断所述基准缓存子单元是否为所述递归缓存单元中的首级缓存子单元，若是，则执行步骤S5，若否，则将所述基准缓存子单元的上一级缓存子单元设为基准缓存子单元，然后执行步骤S3；S5：判断所述递归缓存单元中各个缓存子单元的存储数据为缺省值的数量是否为零，若是，则执行步骤S6，若否，则返回步骤S1；S6：输出所述递归缓存单元中的末级缓存子单元中的存储数据。

【技术特征摘要】
1.一种基于FPGA的CFAR参考单元求和方法，其特征在于，包括：S1：当递归缓存单元接收到新的输入数据时，获取所述递归缓存单元中各个缓存子单元的存储数据，其中，所述缓存子单元的数量等于预设的CFAR参考单元的单位长度；S2：根据获取到的所述存储数据，将各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元；S3：将所述基准缓存子单元的上一级缓存子单元中存储的存储数据与所述输入数据的和值存储于所述基准缓存子单元；S4：判断所述基准缓存子单元是否为所述递归缓存单元中的首级缓存子单元，若是，则执行步骤S5，若否，则将所述基准缓存子单元的上一级缓存子单元设为基准缓存子单元，然后执行步骤S3；S5：判断所述递归缓存单元中各个缓存子单元的存储数据为缺省值的数量是否为零，若是，则执行步骤S6，若否，则返回步骤S1；S6：输出所述递归缓存单元中的末级缓存子单元中的存储数据。2.根据权利要求1所述的一种基于FPGA的CFAR参考单元求和方法，其特征在于，所述步骤S2具体包括：S21：根据获取到的所述存储数据，判断各个所述缓存子单元中是否存在存储数据为缺省值的未初始缓存子单元，若是，则将所述未初始缓存子单元中最上层的缓存子单元设为基准缓存子单元，若否，则将所述递归缓存单元中的末级缓存子单元设为基准缓存子单元。3.一种基于FPGA的恒虚警率检测方法，包括如权利要求1至2任意一项所述的一种基于FPGA的CFAR参考单元求和方法，其特征在于，包括：A01：通过所述CFAR参考单元求和方法，分别得到CFAR模块中的第一递归缓存单元输出的第一和值以及第二递归缓存单元输出的第二和值；A02：根据所述第一和值与所述第二和值，通过CFAR算法得到恒虚警率检测结果。4.根据权利要求3所述的一种基于FPGA的恒虚警率检测方法，其特征在于，所述输入数据在所述CFAR模块中的流向依次为：第一递归缓存单元，第一保护单元，门限值缓存单元，第二保护单元以及第二递归缓存单元。5.一种基于FPGA的CFAR参考单元求和装置，其特征在于，包括：数据读...

【专利技术属性】
技术研发人员：毛茅，刘耿烨，李跃星，
申请(专利权)人：广州全界通讯科技有限公司，
类型：发明
国别省市：广东,44