半导体器件及其制造方法及包括该器件的电子设备技术

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕沟道层的外周形成有栅堆叠；其中，在第一源/漏层和第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。

【技术实现步骤摘要】
半导体器件及其制造方法及包括该器件的电子设备
本申请涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
技术介绍
水平型半导体器件(例如金属氧化物半导体场效应晶体管(MOSFET))被广泛用于各种电子设备中。在水平型MOSFET中，晶体管的源极、栅极和漏极沿大致平行于衬底的顶部表面的方向布置，但这种布置型式导致其水平方向的器件面积不易进一步缩小，因而影响了电子设备的集成度，增加了进一步降低制造成本的困难。为解决上述问题，开始采用竖直型器件。在竖直型MOSFET中，晶体管的源极、栅极和漏极沿大致垂直于衬底的顶部表面的方向布置，因而竖直型器件更容易缩小。但对于竖直型器件，一方面，如果采用多晶的沟道材料，则将大大增加沟道电阻，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。另一方面，如果采用单晶的沟道材料，则存在栅长和栅与源漏相对位置难于控制等的问题。半导体器件的结构设计、材料使用及制造精度直接影响其开启和关断电流，从而对其性能(例如半导体器件的功耗)造成影响。
技术实现思路
有鉴于此，本申请的目的至少部分地在于提供一种能够对半导体器件的功耗和漏电流进行控制的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据本申请的第一方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕所述沟道层的外周形成有栅堆叠；其中，在所述第一源/漏层和所述第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。根据本申请的第二方面，提供了一种制造半导体器件的方法，在衬底上形成第一源/漏层；在所述第一源/漏层上形成沟道层；在所述沟道层上形成第二源/漏层；在所述第一源/漏层、所述沟道层和所述第二源/漏层中限定所述半导体器件的有源区；以及围绕所述沟道层的外周形成栅堆叠；其中，在形成所述第一源/漏层和形成所述第二源/漏层的过程中还包括在所述第一源/漏层和所述第二源/漏层的至少一个中形成至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。根据本申请的第三方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。根据本申请的实施例，在半导体器件的第一源/漏层和第二源/漏层的至少一个中形成至少一个界面结构，使得界面结构的两侧的导带能级不同和/或价带能级不同，或使得位于该半导体界面的两侧的半导体层的导带能级(或价带能级)之间的差值大于或等于设定的阈值，从而可以有效地降低半导体器件的漏电流，改善半导体器件的性能。进一步地，在半导体器件中提供了通过外延生长而形成的栅堆叠，该栅叠层围绕沟道层的外周且嵌入到沟道层上的第一凹入中，且该栅叠层的底部表面或顶部表面的至少一部分分别和与沟道层相接触的第一源/漏层的顶部表面和第二源/漏层的底部表面的一部分大致共面，从而能够很好地控制栅长，并实现栅叠层与源/漏层的自对准，优化器件的开关性能。另外，由于在第一源/漏层和第二源/漏层的外周上还形成有向内凹入的第二凹入，因此当栅堆叠嵌入第一凹入中时，其同时通过在第二凹入中填充的隔离介质而与第一源/漏层和第二源/漏层隔离，因而减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。附图说明通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至图3示出了根据本申请实施例的半导体器件的结构示意图；图4至图12示出了根据本申请实施例的制造半导体器件的流程的示意图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本申请的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。在附图中示出了根据本申请实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本申请的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。图1示出了根据本申请实施例的半导体器件的结构示意图，如图1所示，根据本申请实施例的竖直型半导体器件可以包括在衬底1001上依次叠置且彼此邻接的第一源/漏层1011-1、沟道层1003和第二源/漏层1011-2。在第一源/漏层1011-1和第二源/漏层1011-2中可以形成器件的源/漏区，且在沟道层1003中可以形成器件的沟道区。分别处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。栅堆叠可以围绕沟道层1003的外周形成。于是，栅长可以由沟道层1003自身的厚度来确定，而不是如现有技术中那样依赖于耗时的刻蚀来确定。进而可以通过对沟道层1003的厚度的控制来控制栅长。在后面的实施例中，可以看到，在本申请中，沟道层1003可以通过诸如外延生长之类的生长工艺来形成，从而可以很好地控制沟道层的厚度，因此，可以很好地控制所形成的器件的栅长。根据本申请的实施例，在第一源/漏层1011-1和第二源/漏层1011-2的至少一个中，形成有至少一个界面结构，在该界面结构的两侧的导带能级不同和/或价带能级不同。如图1所示，示出了在第一源/漏层1011-1和第二源/漏层1011-2中的每一个中分别形成一个界面结构的示意图，并且该界面结构沿平行于衬底1001的顶部表面的方向形成。在第一源/漏层1011-1中，在沿垂直于衬底1001的顶部表面的自下向上的方向上，包括第一半导体层1031-1’和第二半导体层1032-1’，在第二源/漏层1011-2中，在沿垂直于衬底1001的顶部表面的自下向上的方向上，包括第四半导体层1034-1’和第三半导体层1033-1’。在第一半导体层1031-1’和第二半导体层1032-1’的交界面处，以及在第三半导体层1033-1’和第四半导体层1034-1’的交界面处形成界面结构，在界面结构的两侧的导带能级不同和/或价带能级不同，也即在界面结构的两侧的载流子具有不同的势能，此种能带结构可以减小或避免传统MOSFET由于热电子发射而越过势垒产生的较大的漏电流，改善器件的性能，例如改善亚阈值摆幅和降低功耗等。进一步地，在图2中示出了仅在第二源/漏层1011-2中形成一个(也可以为多个)界面结构的示意图。如图2所示，仅在第二源/漏层1011-2中的第三半导体层1033-1’和第四半导体层1034-1’的交界面处形成一个界面结构，在界面结构的两侧的导带能级不同和/或价带能级不同，并且在界面结构的两侧的载流子具有不同的势能，因而在界面结构的两侧会形成内建电场，有利于减小半导体器件的关断电流。在其他的实施例中，也可以仅在第一源/漏层1011-1中形成一个或多个界面本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕所述沟道层的外周形成有栅堆叠；其中，在所述第一源/漏层和所述第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。

【技术特征摘要】
1.一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕所述沟道层的外周形成有栅堆叠；其中，在所述第一源/漏层和所述第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。2.根据权利要求1所述的半导体器件，其中，所述至少一个界面结构沿平行于所述衬底的顶部表面的方向形成。3.根据权利要求2所述的半导体器件，其中，所述第一源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第一半导体层和至少一层第二半导体层，在所述第一半导体层与所述第二半导体层之间形成所述界面结构。4.根据权利要求2或3所述的半导体器件，其中，所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四半导体层和至少一层第三半导体层，在所述第四半导体层与所述第三半导体层之间形成所述界面结构。5.根据权利要求3或4所述的半导体器件，其中，所述第一半导体层的导带能级或价带能级与所述第二半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值；和/或所述第三半导体层的导带能级或价带能级与所述第四半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值。6.根据权利要求3至5中任一项所述的半导体器件，其中，所述第一半导体层为AlxGa1-xN、InxGa1-xAs、InP或SiaGe1-a，0.1<x<0.7，所述第二半导体层为GaN、InyAl1-yAs、InyAl1-yAs或SibGe1-b，0.3<y<0.7，其中a≠b；和/或所述第三半导体层为AlxGa1-xN、InxGa1-xAs、InP或SiaGe1-a，0.1<x<0.7，所述第四半导体层为GaN、InyAl1-yAs、InyAl1-yAs或SibGe1-b，0.3<y<0.7，其中a≠b。7.根据权利要求2所述的半导体器件，其中，所述至少一个界面结构是pn结。8.根据权利要求7所述的半导体器件，其中，所述第一源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第一掺杂层和至少一层第二掺杂层，在所述第一掺杂层与所述第二掺杂层之间形成所述pn结。9.根据权利要求7或8所述的半导体器件，其中，所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四掺杂层和至少一层第三掺杂层，在所述第四掺杂层与所述第三掺杂层之间形成所述pn结。10.根据权利要求3、4、5、6、8或9所述的半导体器件，其中，所述沟道层的半导体材料与所述至少一层第二掺杂层的半导体材料或所述至少一层第二半导体层的半导体材料不同，和/或所述沟道层的半导体材料与所述至少一层第四掺杂层的半导体材料或所述至少一层第四半导体层的半导体材料不同。11.根据权利要求10所述的半导体器件，其中，所述栅堆叠的底部表面的至少一部分和与所述沟道层相接触的第二掺杂层或第二半导体层的顶部表面的至少一部分大致共面；和/或所述栅堆叠的顶部表面的至少一部分和与所述沟道层相接触的第四掺杂层或第四半导体层的底部表面的至少一部分大致共面。12.根据权利要求8至11中任一项所述的半导体器件，其中，所述第一掺杂层和/或所述第三掺杂层为正极性掺杂层或负极性掺杂层，所述第二掺杂层和/或所述第四掺杂层为负极性掺杂层或正极性掺杂层。13.根据权利要求12所述的半导体器件，其中，所述第一掺杂层为p+掺杂层或n+掺杂层，所述第二掺杂层为n掺杂层或p掺杂层；和/或所述第三掺杂层为p+掺杂层或n+掺杂层，所述第四掺杂层为n掺杂层或p掺杂层。14.根据权利要求8至13中任一项所述的半导体器件，其中，所述第一掺杂层和所述第二掺杂层均为原位掺杂的半导体层；和/或所述第三掺杂层和所述第四掺杂层均为原位掺杂的半导体层。15.根据权利要求1至14中任一项所述的半导体器件，其中，所述沟道层包括沟道层单晶半导体材料。16.根据权利要求15所述的半导体器件，其中，所述沟道层单晶半导体材料具有与所述第一源/漏层和所述第二源/漏层的半导体材料相同的晶体结构。17.根据权利要求16所述的半导体器件，其中，所述沟道层为SiGe或原位掺杂的SiGe。18.根据权利要求1至17中任一项所述的半导体器件，其中，所述第一源/漏层、所述沟道层和所述第二源/漏层通过外延生长工艺或分子束外延工艺形成。19.根据权利要求1至17中任一项所述的半导体器件，其中，所述第一源/漏层、所述沟道层和所述第二源/漏层的掺杂是通过原位掺杂、离子注入工艺或气相驱入扩散工艺形成。20.一种制造半导体器件的方法，包括：在衬底上形成第一源/漏层；在所述第一源/漏层上形成沟道层；在所述沟道层上形成第二源/漏层；在所述第一源...

【专利技术属性】
技术研发人员：朱慧珑，吴振华，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11