三维叠层半导体结构的制造方法及其制得的结构技术

一种三维叠层半导体结构的制造方法及其制得的结构。实施例的制造方法中，形成一多层叠层于一基板上方，多层叠层包括多个氮化层和多个多晶硅层交替叠层而成。形成垂直于基板的多个通道孔。图案化多层叠层而形成线性间距于通道孔之间且垂直于基板，其中所述线性间距向下延伸而暴露出氮化层和多晶硅层的侧壁。通过线性间距以具有气隙的多层绝缘层置换多晶硅层，和通过线性间距以多层导电层置换氮化层。

【技术实现步骤摘要】
三维叠层半导体结构的制造方法及其制得的结构
本专利技术涉及一种三维叠层半导体结构的制造方法及其制得的结构，且特别是有关于一种具有气隙(air-gaps)于绝缘层内的三维叠层半导体结构及其制造方法。
技术介绍
非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。例如，在三维叠层存储器结构中的一阵列区域中，相邻叠层的导电层之间的电容过高，而当结构中的阵列区域更大或是所需架构的叠层数目更多时，电容会更高。再者，以传统方法制作的三维叠层存储器结构，当结构中所需架构的叠层数目很多时，其叠层容易出现弯曲甚至倒塌的问题。
技术实现思路
本专利技术涉及一种三维叠层半导体结构的制造方法及其制得的结构。根据实施例，多个具有气隙(air-gaps)的绝缘层和导电层交替叠层，使形成的三维叠层存储器结构的重量可减少，且可降低相邻导电层之间的电容。根据一实施例，提出一种三维叠层半导体结构的制造方法，包括：形成一多层叠层于一基板上方，多层叠层包括多个氮化层和多个多晶硅层交替叠层而成；形成多个通道孔垂直于基板；图案化多层叠层而形成线性间距于通道孔之间且垂直于基板，其中所述线性间距向下延伸而暴露出氮化层和多晶硅层的侧壁；通过线性间距以具有气隙的多层绝缘层置换多晶硅层；和通过线性间距以多层导电层置换氮化层。根据一实施例，提出一种三维叠层半导体结构，包括一基板，具有一阵列区域(arrayarea)和一周边区域；一图案化多层叠层(patternedmulti-layeredstack)形成于基板上方且位于阵列区域内。图案化多层叠层包括：具有气隙的多层绝缘层；多层导电层，其中绝缘层和导电层交替地叠层；和多个通道孔垂直于基板并向下延伸而穿过绝缘层和导电层。为了对本专利技术上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：附图说明图1～8B绘示本专利技术一实施例的三维叠层半导体结构的制造方法。【符号说明】10：基板11M：多层叠层21M-1：图案化多层叠层111：氮化层112：多晶硅层113：底氧化层114：顶氧化层12：孔洞13：通道孔131：电荷捕捉层132：多晶硅通道层133：介电介质层14：帽盖氧化层16：线性图案161、162、163：线性间距171：第一空腔172：第二空腔18：氧化层181：第一氧化部182：第二氧化部19：导电层191：介电内衬层192：氮化钛层193：金属钨层Gair：气隙aX：短轴aL：长轴Lair：气隙的最大长度Li：气隙至相邻导电层的距离具体实施方式在此揭露内容的实施例中，提出三维叠层半导体结构的制造方法及其制得的结构。根据实施例提出的制造方法，于三维叠层存储器结构中的一阵列区域中，一图案化多层叠层(apatternedmulti-layeredstack)包括多个具有气隙(air-gaps)的绝缘层和导电层交替叠层形成于一基板上方。根据实施例的方法可以减少三维叠层存储器结构的重量，因此于制造三维叠层存储器结构时，通道孔(channelhole)结构(例如具有ONO层和多晶硅通道层)作为支撑柱体可以支撑更多的叠层。再者，由于绝缘层内气隙(air-gaps)的存在，可降低叠层的相邻导电层(例如作为字线)之间的电容。再者，实施例方法不会对结构中的相关元件和层造成损伤。实施例方法特别适合用于制造具有大面积阵列区域的三维叠层存储器结构，且制得的结构具有稳固的架构(因绝缘层重量减少，造成对支撑柱体较少的重量负载)、相关元件和层具有完整构型、以及可增进三维叠层存储器结构的电子特性。此揭露内容的实施例其应用十分广泛，可应用在许多三维叠层半导体结构的工艺。举例来说，实施例可应用在三维垂直通道(vertical-channel)式的半导体元件，但本专利技术并不以此应用为限。以下提出相关实施例，配合附图以详细说明本专利技术所提出的三维叠层半导体结构的制造方法及其相关结构。然而本专利技术并不仅限于此。实施例中的叙述，如细节结构、工艺步骤和材料应用等等，仅为举例说明用，本专利技术欲保护的范围并非仅限于所述的方案。需注意的是，本专利技术并非显示出所有可能的实施例，相关领域者可在不脱离本专利技术的精神和范围内对实施例的结构和工艺加以变化与修饰，以符合实际应用所需。因此，未于本专利技术提出的其他实施方案也可能可以应用。再者，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本专利技术保护范围之用。再者，说明书与请求项中所使用的序数例如“第一”、“第二”、“第三”等用词，是为了修饰权利要求的元件，其本身并不包含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，所述序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。图1～8B绘示本专利技术一实施例之三维叠层半导体结构的制造方法。如图1所示，一多层叠层(amulti-layeredstack)11M形成于一基板10上，多层叠层11M包括多个第一虚拟层(firstdummylayers)例如氮化层(nitridelayers)111和多个第二虚拟层(seconddummylayers)例如多晶硅层(polysiliconlayers)112沿着垂直于基板10的一方向(例如Z方向)交替叠层。一实施例中，作为第一虚拟层的氮化层111例如是氮化硅(siliconnitride)，作为第二虚拟层112的多晶硅层112例如是N型重掺杂多晶硅层(N+polysiliconlayers)或P型重掺杂多晶硅层(P+polysiliconlayers)。一实施例中，如后续步骤中欲以四甲基氢氧化铵(tetra-methylammoniumhydroxide，TMAH)浸置而移除多层叠层11M的第二虚拟层，则以N型重掺杂多晶硅层为第二虚拟层(也即，在TMAH刻蚀液中，N型重掺杂多晶硅比起P型重掺杂多晶硅可以更快速地被去除)。再者，一实施例中，三维叠层半导体结构还包括一底氧化层(bottomoxidelayer)113和一顶氧化层(topoxidelayer)114，其中底氧化层113形成于基板10上，多层叠层11M形成于底氧化层113上，一顶氧化层114(作为一硬质屏蔽)形成于多层叠层11M上，如图1所示。之后，例如以刻蚀形成多个孔洞(holes)12垂直于基板10。如图2所示，孔洞12穿过顶氧化层114、多层叠层11M和底氧化层113。向下延伸的孔洞12停在底氧化层113上，并暴露出氮化层111的侧壁和多晶硅层112的侧壁。之后，形成垂直于基板10的多个通道孔(channelholes)。一实施例中，各个通道孔13包括一电荷捕捉层(chargetrappinglayer)131(作为一存储层之用)为孔洞12的一衬里(aliner)、一多晶硅通道层(poly本文档来自技高网...

【技术保护点】
1.一种三维叠层半导体结构的制造方法，包括：形成一多层叠层于一基板上方，该多层叠层包括多个氮化层和多个多晶硅层交替叠层而成；形成多个通道孔垂直于该基板；图案化该多层叠层而形成线性间距于所述通道孔之间且垂直于该基板，其中所述线性间距向下延伸而暴露出所述氮化层和所述多晶硅层的侧壁；通过所述线性间距以具有气隙的多层绝缘层置换所述多晶硅层；和通过所述线性间距以多层导电层置换所述氮化层。

【技术特征摘要】
1.一种三维叠层半导体结构的制造方法，包括：形成一多层叠层于一基板上方，该多层叠层包括多个氮化层和多个多晶硅层交替叠层而成；形成多个通道孔垂直于该基板；图案化该多层叠层而形成线性间距于所述通道孔之间且垂直于该基板，其中所述线性间距向下延伸而暴露出所述氮化层和所述多晶硅层的侧壁；通过所述线性间距以具有气隙的多层绝缘层置换所述多晶硅层；和通过所述线性间距以多层导电层置换所述氮化层。2.如权利要求1所述的三维叠层半导体结构的制造方法，其中一底氧化层形成于该基板上，该多层叠层形成于该底氧化层上，和一顶氧化层形成于该多层叠层上，其中所述通道孔向下延伸而停止于该底氧化层上。3.如权利要求2所述的三维叠层半导体结构的制造方法，还包括形成一帽盖氧化层于该顶氧化层上，其中该帽盖氧化层覆盖所述通道孔，且图案化该多层叠层而形成所述线性间距的步骤于形成该帽盖氧化层之后进行，其中所述线性间距向下延伸而暴露出该底氧化层。4.如权利要求1所述的三维叠层半导体结构的制造方法，其中以所述绝缘层置换所述多晶硅层的步骤包括：完全地移除所述多晶硅层而形成多个第一空腔；和沉积多层氧化层于所述第一空腔以作为所述绝缘层，其中沉积所述氧化层包括：保形地沉积第一氧化部于所述第一空腔；和非保形地沉积第二氧化部于所述第一空腔而形成所述气隙；其中各所述气隙分别完整地包覆于各所述氧化层之中。5.一种三维叠层半导体结构，包括：一基板，具有一阵列区域和一周边区域；一图案化多层叠层形成于...

【专利技术属性】
技术研发人员：赖二琨，龙翔澜，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71