半导体器件及其制造方法技术

半导体器件及其制造方法。可以提供一种半导体器件和一种制造半导体器件的方法。该半导体器件可以包括通过第一狭缝彼此隔离的第一垂直导电图案和第二垂直导电图案。该半导体器件可以包括至少一个第一半导电图案，所述至少一个第一半导电图案从第一垂直导电图案朝向设置在第一狭缝的一侧的第一区域延伸。该半导体器件可以包括至少一个第二半导电图案，所述至少一个第二半导电图案从第二垂直导电图案朝向设置在第一狭缝的另一侧的第二区域延伸。

【技术实现步骤摘要】
半导体器件及其制造方法
本公开的一方面可以总体上涉及半导体器件及其制造方法，并且更具体地，涉及三维半导体器件及其制造方法。
技术介绍
半导体器件包括能够存储数据的存储单元晶体管。三维半导体器件可以包括沿着彼此不同的第一方向至第三方向布置的存储单元晶体管。三维半导体器件包括用于将电信号传输到存储单元晶体管的诸如选择线和字线这样的线。
技术实现思路
根据本公开的一方面，可以提供一种半导体器件。该半导体器件可以包括通过第一狭缝彼此隔离的第一垂直导电图案和第二垂直导电图案。该半导体器件可以包括至少一个第一半导电图案，所述至少一个第一半导电图案从所述第一垂直导电图案朝向设置在所述第一狭缝的一侧的第一区域延伸。该半导体器件可以包括至少一个第二半导电图案，所述至少一个第二半导电图案从所述第二垂直导电图案朝向设置在所述第一狭缝的另一侧的第二区域延伸。根据本公开的一方面，可以提供一种制造半导体器件的方法。该方法可以包括以下步骤：通过交替地堆叠至少一对第一材料层和第二材料层来形成第一堆叠结构。所述方法可以包括以下步骤：形成第一狭缝，所述第一狭缝按照穿透所述第一材料层和所述第二材料层的方式将所述第一堆叠结构隔离成第一子堆叠结构和第二子堆叠结构，并且具有被垂直图案覆盖的两个侧壁。附图说明图1A和图1B是根据本公开的实施方式的半导体器件的示意性电路图。图2A、图2B、图3A和图3B是例示根据本公开的实施方式的半导体器件的立体图。图4是例示根据本公开的实施方式的半导电图案、垂直导电图案和孔的结构的立体图。图5A和图5B是例示根据本公开的实施方式的垂直导电图案和单元插塞的布置的放大截面图。图6A至图6K是例示根据本公开的实施方式的半导体器件的制造方法的截面图。图7A至图7C是例示根据本公开的实施方式的半导体器件的制造方法的截面图。图8A至图8C例示根据本公开的实施方式的半导体器件的制造方法的截面图。图9是例示根据本公开的实施方式的存储系统的配置的框图。图10是例示根据本公开的实施方式的计算系统的配置的框图。具体实施方式将参照附图来描述本公开的实施方式的示例。然而，本公开的实施方式的示例可以按照不同的方式来实施并且不应该被理解为限于本文中阐述的实施方式的示例。相反，提供这些实施方式的示例，使得本公开的公开内容将是彻底和完全的，并且将把本公开的范围充分传达给本领域的技术人员。在不脱离本公开的范围的情况下，本公开的实施方式的示例的特征可以用于各种多个实施方式中。在附图中，为了清晰起见，可以夸大层和区域的大小和相对大小。附图不一定成比例。相似的参考标号始终是指相似的元件。还要注意，在本说明书中，“连接/联接”是指一个组件不仅直接联接另一个组件，而且通过中间组件来间接联接另一个组件。另一方面，“直接连接/直接联接”是指一个组件在没有中间组件的情况下直接联接另一个组件。还要注意，“在...上”是指一个组件不仅直接在另一个组件上，而且通过一个中间组件或多个中间组件间接地在另一个组件上。另一方面，“直接在...上”是指一个组件在没有中间组件的情况下直接在另一个组件上。实施方式提供了能够提高集成度并且提高操作可靠性的半导体器件及其制造方法。图1A和图1B是根据本公开的实施方式的半导体器件的示意性电路图。参照图1A和图1B，根据本公开的实施方式中的每一个的半导体器件包括连接在位线BL1至BL4与源极区SA之间的多个存储串SR11至SR14和SR21至SR24。虽然在图1A和图1B中例示了彼此平行的四条位线BL1至BL4，但是位线的数目不限于此。存储串被划分成第一半组HG1和第二半组HG2。包括在第一半组HG1中的第一存储串SR11至SR14可以分别与位线BL1至BL4连接。包括在第二半组HG2的第二存储串SR21至SR24可以分别与位线BL1至BL4连接。第一存储串SR11至SR14和第二存储串SR21至SR24可以按之字形的方式布置，以便提高集成度。由沟道柱的布置来限定第一存储串SR11至SR14和第二存储串SR21至SR24的布置。稍后，将参照图2A、图2B、图3A和图3B来描述沟道柱的布置。第一存储串SR11至SR14和第二存储串SR21至SR24中的每一个可以包括通过沟道柱串联连接的源极选择晶体管SSTa、SSTb或SSTc、多个存储单元晶体管MC1至MCn(n是2或更大的自然数)和漏极选择晶体管DSTa、DSTb或DSTc。第一存储串SR11至SR14和第二存储串SR21至SR24中的每一个可以包括串联连接的一个漏极选择晶体管DSTa或者两个或更多个漏极选择晶体管DSTa至DSTc。第一存储串SR11至SR14和第二存储串SR21至SR24中的每一个可以包括串联连接的一个源极选择晶体管SSTa或者两个或更多个源极选择晶体管SSTa至SSTc。存储单元晶体管MC1至MCn的栅极与字线WL1至WLn连接。第一半组HG1和第二半组HG2共享字线WL1至WLn中的每一条。参照图1A，源极选择晶体管SSTa、SSTb和SSTc的栅极分别与源极选择线SSLa、SSLb和SSLc连接。源极选择线SSLa、SSLb和SSLc可以被独立控制或者彼此连接以被同时控制。第一半组HG1和第二半组HG2可以共享源极选择线SSLa、SSLb和SSLc中的每一条。包括在第一存储串SR11至SR14中的漏极选择晶体管DSTa、DSTb和DSTc的栅极与第一漏极选择线DSL1共同连接。包括在第二存储串SR21至SR24中的漏极选择晶体管DSTa、DSTb和DSTc的栅极与第二漏极选择线DSL2共同连接。第一漏极选择线DSL1和第二漏极选择线DSL2被独立控制。根据图1A中描述的结构，第一半组HG1和第二半组HG2共享源极选择线SSLa、SSLb或SSLc中的每一条，但是由彼此不同的第一漏极选择线DSL1和第二漏极选择线DSL2控制。例如，第一漏极选择线DSL1可以控制第一半组HG1和位线BL1至BL4之间的电连接，并且第二漏极选择线DSL2可以控制第二半组HG2和位线BL1至BL4之间的电连接。因此，如果选择一条位线并且选择第一漏极选择线DSL1和第二漏极选择线DSL2中的一条，则选择第一存储串SR11至SR14和第二存储串SR21至SR24中的一个。参照图1B，漏极选择晶体管DSTa、DSTb和DSTc的栅极分别与漏极选择线DSLa、DSLb和DSLc连接。漏极选择线DSLa、DSLb和DSLc可以被独立控制或者彼此连接以被同时控制。第一半组HG1和第二半组HG2可以共享漏极选择线DSLa、DSLb和DSLc中的每一条。包括在第一存储串SR11至SR14中的源极选择晶体管SSTa、SSTb和SSTc的栅极共同连接至第一源极选择线SSL1。包括在第二存储串SR21至SR24中的源极选择晶体管SSTa、SSTb和SSTc的栅极共同连接至第二源极选择线SSL2。第一源极选择线SSL1和第二源极选择线SSL2被独立控制。根据图1B中描述的结构，第一半组HG1和第二半组HG2共享漏极选择线DSLa、DSLb或DSLc，但是由彼此不同的第一源极选择线SSL1和第二源极选择线SSL2控制。例如，第一源极选择线SSL1可以控制第一半组HG1和源极区SA之间的电连接，并且第二源极本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：第一垂直导电图案和第二垂直导电图案，所述第一垂直导电图案和所述第二垂直导电图案通过第一狭缝彼此隔离；至少一个第一半导电图案，所述至少一个第一半导电图案从所述第一垂直导电图案朝向设置在所述第一狭缝的一侧的第一区域延伸；以及至少一个第二半导电图案，所述至少一个第二半导电图案从所述第二垂直导电图案朝向设置在所述第一狭缝的另一侧的第二区域延伸。

【技术特征摘要】
2017.07.31 KR 10-2017-00969291.一种半导体器件，该半导体器件包括：第一垂直导电图案和第二垂直导电图案，所述第一垂直导电图案和所述第二垂直导电图案通过第一狭缝彼此隔离；至少一个第一半导电图案，所述至少一个第一半导电图案从所述第一垂直导电图案朝向设置在所述第一狭缝的一侧的第一区域延伸；以及至少一个第二半导电图案，所述至少一个第二半导电图案从所述第二垂直导电图案朝向设置在所述第一狭缝的另一侧的第二区域延伸。2.根据权利要求1所述的半导体器件，该半导体器件还包括：第一沟道柱，所述第一沟道柱按照穿透所述第一半导电图案的方式设置在所述第一区域中；以及第二沟道柱，所述第二沟道柱按照穿透所述第二半导电图案的方式设置在所述第二区域中。3.根据权利要求2所述的半导体器件，其中，所述第一沟道柱和所述第二沟道柱分别被隧穿绝缘层、数据存储层和阻挡绝缘层包围。4.根据权利要求2所述的半导体器件，其中，所述第一沟道柱设置在穿透所述第一半导电图案的第1列至第K列的孔中，并且所述第二沟道柱设置在穿透所述第二半导电图案的第(K+1)列至第2K列的孔中。5.根据权利要求4所述的半导体器件，其中，与所述第一狭缝邻近的所述第K列的孔包括与所述第一垂直导电图案的侧壁形成公共表面的侧壁，并且与所述第一狭缝邻近的所述第(K+1)列的孔包括与所述第二垂直导电图案的侧壁形成公共表面的侧壁。6.根据权利要求4所述的半导体器件，其中，所述第1列至第(K-1)列的孔中的每一个被设置成与所述第一垂直导电图案分隔开，并且第(K+2)列至第2K列的孔中的每一个被设置成与所述第二垂直导电图案分隔开。7.根据权利要求1所述的半导体器件，该半导体器件还包括：第一沟道柱，所述第一沟道柱与所述第一狭缝邻近并且穿透所述第一半导电图案；第一阻挡绝缘层，该第一阻挡绝缘层包围所述第一沟道柱，其中，所述第一阻挡绝缘层与所述第一垂直导电图案的侧壁形成公共表面；第二沟道柱，所述第二沟道柱与所述第一狭缝邻近并且穿透所述第二半导电图案；第二阻挡绝缘层，该第二阻挡绝缘层包围所述第二沟道柱，其中，所述第二阻挡绝缘层与所述第二垂直导电图案的侧壁形成公共表面。8.根据权利要求1所述的半导体器件，该半导体器件还包括：第一沟道柱，所述第一沟道柱穿透所述第一半导电图案并且被第一隧穿绝缘层、第一数据存储层和第一阻挡绝缘层包围，其中，所述第一沟道柱与所述第一垂直导电图案的侧壁通过所述第一隧穿绝缘层、所述第一数据存储层和所述第一阻挡绝缘层分隔开；以及第二沟道柱，所述第二沟道柱穿透所述第二半导电图案并且被第二隧穿绝缘层、第二数据存储层和第二阻挡绝缘层包围，其中，所述第二沟道柱与所述第二垂直导电图案的侧壁通过所述第二隧穿绝缘层、所述第二数据存储层和所述第二阻挡绝缘层分隔开。9.根据权利要求8所述的半导体器件，其中，所述第一沟道柱与所述第一垂直导电图案的侧壁之间的距离和所述第二沟道柱与所述第二垂直导电图案的侧壁之间的距离彼此相等。10.根据权利要求8所述的半导体器件，该半导体器件还包括：第1列至第(K-1)列的沟道柱，所述第1列至第(K-1)列的沟道柱穿透所述第一半导电图案并且与所述第一垂直导电图案的侧壁分隔开比所述第一沟道柱与所述第一垂直导电图案的侧壁之间的距离大的距离；以及第(K+2)列至第2K列的沟道柱，所述第(K+2)列至第2K列的沟道柱穿透所述第二半导电图案并且与所述第二垂直导电图案的侧壁分隔开比所述第二沟道柱与所述第二垂直导电图案的侧壁之间的距离大的距离。11.根据权利要求1所述的半导体器件，该半导体器件还包括水平导电图案，所述水平导电图案按照与所述第一半导电图案和所述第二半导电图案交叠的方式从所述第一区域朝向所述第二区域延伸，所述水平导电图案按照彼此分隔开的方式堆叠。12.根据权利要求11所述的半导体器件，该半导体器件还包括：位线，所述位线设置在所述第一半导电图案、所述第二半导电图案和所述水平导电图案的上方；以及源极区，该源极区设置在所述第一半导电图案、所述第二半导电图案和所述水平导电图案的下方，其中，所述位线共同连接至单元插塞，并且其中，所述单元插塞连接至所述源极区...

【专利技术属性】
技术研发人员：李南宰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR