多重图案化方法技术

描述了半导体工艺中用于图案化的方法。形成其中具有切口的伪层。在伪层上方形成第一牺牲层，并且第一牺牲层的至少部分设置在切口中。在第一牺牲层上方形成第二牺牲层。将第二牺牲层图案化为具有第一图案。使用第二牺牲层的第一图案，将第一牺牲层图案化为具有第一图案。去除第二牺牲层。之后，包括改变第一牺牲层的第一图案的尺寸来在第一牺牲层中形成第二图案。使用第一牺牲层的第二图案，图案化伪层。沿着图案化的伪层的相应的侧壁形成掩模部分。使用掩模部分形成掩模。本发明专利技术的实施例还涉及多重图案化方法。

【技术实现步骤摘要】
多重图案化方法
本专利技术的实施例涉及多重图案化方法。
技术介绍
双重图案化是开发用于光刻以增强集成电路中部件密度的技术。通常，光刻技术用于在晶圆上形成集成电路的部件。光刻技术涉及应用光刻胶，并且在光刻胶中限定图案。首先在光刻掩模中限定光刻胶中的图案，并且通过光刻掩模的透明部分或不透明部分实施。通过使用光刻掩模的曝光将光刻掩模中的图案转移至光刻胶，随后显影光刻胶。之后，将图案化的光刻胶中的图案转移至形成在晶圆上的制造的部件。已经创建了实现双重或多重图案化的各种技术。一种技术是光刻-蚀刻-光刻-蚀刻(LELE)技术。在LELE技术中，通常将图案分为多个部分，以使用多个相应的光刻以及随后的蚀刻步骤来实现。另一技术是自对准技术。在自对准技术中，通常通过形成芯轴并且在芯轴的侧壁上形成间隔件来形成图案，其中，间隔件是将在下面的衬底中形成的图案。在这些技术中，目标是减小相邻部件之间的宽度，从而增加密度。
技术实现思路
本专利技术的实施例提供了一种多重图案化方法，包括：在衬底上方形成伪层，所述伪层中具有切口；在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；在所述第一牺牲层上方形成第二牺牲层；将所述第二牺牲层图案化为具有第一图案；使用所述第二牺牲层的所述第一图案，将所述第一牺牲层图案化为具有所述第一图案；去除所述第二牺牲层；在去除所述第二牺牲层之后，包括改变所述第一牺牲层的所述第一图案的尺寸来在所述第一牺牲层中形成第二图案；使用所述第一牺牲层的所述第二图案，图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用所述掩模部分形成掩模，并且所述掩模将在蚀刻所述衬底的层期间使用。本专利技术的另一实施例提供了一种自对准多重图案化方法，包括：在介电层上方形成伪层，所述伪层中具有切口，所述介电层位于衬底上方；在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；在所述第一牺牲层上方形成图案化的第二牺牲层；使用图案化的第二牺牲层，图案化所述第一牺牲层；包括蚀刻所述图案化的第二牺牲层去除所述图案化的第二牺牲层，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与所述第一牺牲层之间具有大于10的第一蚀刻选择性比率，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与位于所述伪层下面并且接触所述伪层的层之间具有大于2的第二蚀刻选择性比率；在去除所述图案化的第二牺牲层之后，减小图案化的第一牺牲层的部分的相应的横向尺寸；在减小所述相应的横向尺寸之后，使用所述图案化的第一牺牲层来图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用所述掩模部分形成掩模，所述掩模将在所述介电层的蚀刻期间使用。本专利技术的又一实施例提供了一种自对准双重图案化方法，包括：在介电层上方形成掩模堆叠件，所述介电层位于半导体衬底上方；在所述掩模堆叠件上方形成伪层，所述伪层中具有切口；在所述伪层上方形成第一牺牲层，所述第一牺牲层的切割部分设置在所述切口中；在所述第一牺牲层上方形成图案化的第二牺牲层；使用所述图案化的第二牺牲层，图案化所述第一牺牲层；包括蚀刻所述图案化的第二牺牲层来去除所述图案化的第二牺牲层，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与所述第一牺牲层之间具有大于10的第一蚀刻选择性比率，蚀刻所述图案化的第二牺牲层在所述图案化的第二牺牲层与接触所述伪层的掩模堆叠件的层之间具有大于2的第二蚀刻选择性比率；在去除所述图案化的第二牺牲层之后，各向同性蚀刻图案化的第一牺牲层，其中，在各向同性蚀刻所述图案化的第一牺牲层之后，所述第一牺牲层的所述切割部分的至少部分保持设置在所述切口中，所述图案化的第一牺牲层包括所述切割部分的至少部分；在各向同性蚀刻所述图案化的第一牺牲层之后，使用所述图案化的第一牺牲层图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用掩模部分，由所述掩模堆叠件形成掩模，所述掩模将在所述介电层的蚀刻期间使用。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A、图1B、图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A和图13B是根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的方法的相应的阶段期间的中间结构的视图。图14A和图14B是根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。本文描述的一些实施例通常涉及图案化位于半导体衬底上的一层或多层和/或半导体衬底本身的一种或多种方法。通常，可以对图案化的底层实施改变(例如，减小或修整)部件的尺寸的步骤，诸如下面更详细描述的。通过改变图案化的底层的尺寸，光刻胶可以保持较高的高宽比，这进而可以允许更稳健的处理，从而光刻胶可以避免塌陷。此外，通过改变图案化的底层的尺寸，可以更好地保护各个其他层免受蚀刻工艺的影响，否则蚀刻工艺可能导致图案或其他部件异常。本文在自对准双重图案化(SADP)的上下文中描述了一些实施例。其他实施例可以应用于其他上下文中，诸如自对准四重图案化(SAQP)或其他图案化技术。已经开发了各种多重图案化技术来克服可以由常规光刻实现的物理分辨率。例如，可以实施自对准双重图案化来创建尺寸和大小均小于常规光刻的物理分辨率的部件。这可以实现更小的器件和的芯片上的密度的增加。描述了示例性方法和结构的一些变型。本领域中普通技术人员将容易理解，可以作出的其他修改预期在其他实施例的范围内。虽然以特定顺序讨论了方法实施例，但是各个其他方法实施例可以以任何逻辑顺序实施并且可以包括本文中描述的更少或更多的步骤。图1A至图1B至图13A至图13B示出了根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的示例性方法的相应的阶段期间的中间结构。这些图示出了x-y-z轴以便于理解图中的不同的参考视点。此外，图14A和图14B是根据一些实施例本文档来自技高网...

【技术保护点】
1.一种多重图案化方法，包括：在衬底上方形成伪层，所述伪层中具有切口；在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；在所述第一牺牲层上方形成第二牺牲层；将所述第二牺牲层图案化为具有第一图案；使用所述第二牺牲层的所述第一图案，将所述第一牺牲层图案化为具有所述第一图案；去除所述第二牺牲层；在去除所述第二牺牲层之后，包括改变所述第一牺牲层的所述第一图案的尺寸来在所述第一牺牲层中形成第二图案；使用所述第一牺牲层的所述第二图案，图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用所述掩模部分形成掩模，并且所述掩模将在蚀刻所述衬底的层期间使用。

【技术特征摘要】
2017.07.31 US 62/539,144;2017.12.06 US 15/833,0771.一种多重图案化方法，包括：在衬底上方形成伪层，所述伪层中具有切口；在所述伪层上方形成第一牺牲层，所述第一牺牲层的至少部分设置在所述切口中；在所述第一牺牲层上方形成第二牺牲层；将所述第二牺牲层图案化为具有第一图案；使用所述第二牺牲层的所述第一图案，将所述第一牺牲层图案化为具有所述第一图案；去除所述第二牺牲层；在去除所述第二牺牲层之后，包括改变所述第一牺牲层的所述第一图案的尺寸来在所述第一牺牲层中形成第二图案；使用所述第一牺牲层的所述第二图案，图案化所述伪层；沿着图案化的伪层的相应的侧壁形成掩模部分；以及使用所述掩模部分形成掩模，并且所述掩模将在蚀刻所述衬底的层期间使用。2.根据权利要求1所述的多重图案化方法，还包括：在所述衬底的层上方形成至少一个掩模层，所述伪层形成在所述至少一个掩模层上方；使用所述掩模部分由所述至少一个掩模层形成所述掩模；以及使用所述掩模蚀刻所述衬底的层。3.根据权利要求1所述的多重图案化方法，其中，改变所述第一牺牲层的所述第一图案的尺寸包括增加所述第一牺牲层的相邻部分之间的横向间隔和减小所述第一牺牲层的至少一个部分的横向尺寸。4.根据权利要求1所述的多重图案化方法，其中，改变所述第一牺牲层的所述第一图案的尺寸包括实施各向同性蚀刻。5.根据权利要求1所述的多重图案化方法，其中，沿着所述图案化的伪层的相应的侧壁形成所述掩模部分包括：沿着所述图案化的伪层共形地沉积间隔件层；以及各向异性蚀刻所述间隔件层。6.根据权利要求1所述的多重图案化方法，其中，去除所述第二牺牲层包括蚀刻所述第二牺牲层，所述蚀刻在所述第二牺牲层与所述第一牺牲层之间具有大于10的蚀刻选择性比率。7.根据权利要求1所述的多重图案化方法，其中，去除所述第二牺牲层包括蚀刻所述第二牺牲层，所述蚀刻在所述第二牺牲层与位于所述伪层下面并且接触所述伪层的层之间具有大于2的蚀刻选择性比率。8.根据权利要求1所述的多重图案化方法，其中：所述第一牺牲层是氧化物材料的层，所述氧化物材料是聚合物；所述第二牺牲层是SiOC层；位于所述伪层下面并且接触所述伪层的层是正硅酸乙酯(TEOS)层；以及去除所述第二牺牲层包括使用在(20标准立方厘米每分钟(sccm)至100sccm):(10sccm至10...

【专利技术属性】
技术研发人员：范振豊，陈志壕，陈文彦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71