半导体结构制造技术

技术编号:20285966 阅读:132 留言:0更新日期:2019-02-10 18:12
本发明专利技术公开一种半导体结构,包含一材料层,具有一切割道区,一矩形区域位于切割道区中,该矩形区域具有一对第一边缘与该切割道区的宽度方向平行,一对第二边缘与该切割道区的长度方向平行,一对第一图案沿着该对第一边缘埋设在该材料层中,一对第二图案沿着该对第二边缘埋设在该材料层中,其中该对第一图案的间距大于该对第二图案的间距。

Semiconductor structure

The invention discloses a semiconductor structure, which comprises a material layer, a cutting path area and a rectangular area in the cutting path area. The rectangular area has a pair of first edges parallel to the width direction of the cutting path area, a pair of second edges parallel to the length direction of the cutting path area, a pair of first patterns embedded in the material layer along the pair of first edges, and a pair of second patterns. The case is buried in the material layer along the second edge of the pair, in which the distance between the first pattern and the second pattern is larger.

【技术实现步骤摘要】
半导体结构
本专利技术涉及一种半导体结构及其制作方法,特别涉及一种用于光刻制作工艺的对准标记(alignmentmark)结构及其制作方法。
技术介绍
动态随机存取存储器(dynamicrandomaccessmemory,DRAM)属于一种挥发性存储器,每个存储芯片至少是由多个存储单元(memorycell)构成的阵列区(arrayarea)以及由控制电路构成的周边区(peripheralarea)构成。各存储单元包含一晶体管(transistor)电连接至一电容(capacitor),由该晶体管控制该电容中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(wordline,WL)与位线(bitline,BL),可定位至每一存储单元,控制其数据的存取。请参考图1左边,一般而言会在基底(例如硅晶片)200上制作出多个芯片区220,彼此之间由沿着X方向和Y方向延伸的切割道区240区隔开,制作完成后再沿着切割道区240进行切割,得到个别的存储芯片。为了缩小存储单元的尺寸而制作出具备更高集密度的芯片,存储器的结构已朝向三维(three-dimensional)发展,例如采用垂直堆叠在晶体管正上方的冠式电容结构(crown-typecapacitor),不仅可大幅减少电容占据的平面面积,制作上也更具弹性,例如可简单通过增加电容的高度来增加上/下电极的接触面积而得到更大的电容量。一般而言,冠状电容的制作步骤包含在已经制作完成晶体管、字符线、位线和接触插塞等结构的基底上沉积一牺牲介电层,然后在牺牲介电层中定义出多个开口,各开口的位置即是各电容的预定位置。接着沿着各开口共型地沉积一导电材料层,并移除开口外多于的导电材料层,剩余在开口侧壁和底部的导电材料层即为电容的下电极。之后,以例如湿蚀刻的各向同性蚀刻方法移除牺牲介电层,使下电极的内/外侧壁均暴露出来,由此可增加下电极整体的暴露表面积,使后续沿着下电极暴露表面沉积的介电层和另一导电材料层(上电极)可覆盖较大面积的下电极,因此得到较大的电容量。随着更大电容量的需求,冠式电容结构的高度也越来越高,使得移除牺牲介电层后暴露的下电极很容易倒塌。为了解决倒塌的问题,可在牺牲介电层中设置支撑层,与牺牲介电层具有蚀刻选择性,可在移除牺牲介电层后留下来,支撑住暴露的下电极。但是采用支撑层的同时,必须额外进行一图案化步骤,例如光刻暨蚀刻制作工艺,移除掉存储器阵列区特定区域的部分支撑层,使湿蚀刻剂可自支撑层被移除的部分接触到牺牲介电层而进行各向同性的蚀刻移除。由于上述移除部分支撑层的图案化步骤必须与存储器阵列区对准,因此在芯片区220的牺牲介电层中定义出要形成电容的开口(开口的尺寸并未按比例绘制)的同时,必需同时在切割道区240的牺牲介电层中定义出对准标记结构(alignmentmark)250,提供给后续移除部分支撑层的图案化步骤对准使用。图1右边为对准标记结构250的放大顶视图。目前的对准标记结构250是由多条分别沿着X方向和Y方向延伸、与开口经由相同制作工艺形成的狭长型沟槽252构成,宽度252a和长度252b例如约是200纳米(nm)和8微米(μm)。由于各沟槽252的尺寸与电容开口的尺寸差异极大,制作过程中容易因蚀刻负载效应而蚀刻不完全。另外,下电极的导电材料层也会沿着各沟槽252沉积,因此移除牺牲介电层后会在对准标记结构250中留下狭长环型的下电极,很容易倒塌造成污染。
技术实现思路
为了克服上述问题,本专利技术提供一种改良的对准标记结构,可应用在DRAM的冠状电容的制造过程中。本专利技术提供的一种半导体结构,包含:材料层,包含一切割道区;矩形区域,位于该切割道区中,其中该矩形区域包含一对第一边缘,与该切割道区的宽度方向平行,以及一对第二边缘,与该切割道区的长度方向平行;一对第一图案,分别沿着该对第一边缘埋设在该材料层中,;以及一对第二图案,分别沿着该对第二边缘埋设在该材料层中,其中该对第一图案的间距大于该对第二图案的间距。附图说明图1为现有的对准标记结构的示意图;图2为本专利技术一实施例的对准标记结构的顶视图;图3A、图3B、图3C、图4、图5、图6、图7A、图7B、图8、图9和图10,为根据本专利技术一优选实施例的对准标记结构30制作步骤示意图;图11为本专利技术对准标记结构其中四种变化型(a)、(b)、(c)、(d)的示意图。主要元件符号说明200,10基底110顶支撑层220,12芯片区120底支撑层240,14切割道区130中间支撑层250,30对准标记结构140牺牲介电层252沟槽100a第一光致抗蚀剂图案252a宽度100b第二光致抗蚀剂图案252b长度42a,42b,43a,43b沟槽10a缺口43a,43b沟槽32第一图案44a,44b开口34第二图案50,52导电材料32a,34a宽度54介电层32b,34b长度62掩模层20矩形区域60,60a,60b开口22第一边缘64,66距离24第二边缘68总侧向蚀刻距离300特征图案E1第一移除制作工艺100材料层E2第二移除制作工艺A-A',B-B',C-C'切线150空气间隙160第三图案具体实施方式本专利技术实施例的附图是半示意且未按比例绘制,并且,附图中为了清楚呈现,某些尺寸可能被放大,非本专利技术要强调的结构与元件也可能被省略。另外,公开和描述多个实施例中具有通用的某些特征时,相同或类似的特征通常以相同的附图标记描述,以方便于说明和描述。请参考图2,说明根据本专利技术一实施例的对准标记结构30的顶视图。图2左边说明芯片区12、切割道区14和对准标记结构30在基底10上的位置,右边为对准标记结构30的放大顶视图。基底10例如是用来制作存储器的硅晶片,包含多个芯片区12,彼此由切割道区14区隔开。基底10具有用来定义方位的记号,例如是位于边缘的缺口(notch)10a或平边(flat)。为了便于说明,以下将通过缺口10a或与平边垂直的晶片直径方向定义为Y方向,与Y方向垂直的方向定义为X方向。在其他实施例中,Y方向可以是与通过该缺口的直径方向夹有一角度的方向,例如是夹有45度角的方向。多个芯片区12是沿着X方向和Y方向在基底10上排列成阵列,彼此之间以沿着X方向和Y方向延伸的切割道区14区隔开。基底10中包含已经制作完成的晶体管、字符线、位线以及接触插塞等半导体结构,为了简化图示并未绘示。基底10上设有一材料层100,完全覆盖芯片区12和切割道区14。覆盖芯片区12的部分材料层100中形成有多个开口(图未示),即为后续要形成电容结构的开口。覆盖切割道区14的部分材料层100中形成有对准标记结构30,较佳者,沿着X方向和Y方向延伸的切割道区14均设有对准标记结构30。请参考图2右边,为对准标记结构30的放大顶视图。根据所述实施例,对准标记结构30是由一对第一图案32和一对第二图案34沿着一矩形区域20的四边设置构成。详细的说,矩形区域20包含一对第一边缘22,与切割道区14宽度方向平行,以及一对第二边缘24,与切割道区14长度方向。第一图案32各别是沿着其中一第一边缘22设置,第二图案34各别是沿着其中一第二边缘24设置。本专利技术特征之一在于,矩形区域20为长方形,第二边缘24的长度大于第一边缘本文档来自技高网
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【技术保护点】
1.一种半导体结构,包含:材料层,包含一切割道区;矩形区域,位于该切割道区中,其中该矩形区域包含一对第一边缘,与该切割道区的宽度方向平行,以及一对第二边缘,与该切割道区的长度方向平行;一对第一图案,分别沿着该对第一边缘埋设在该材料层中,;以及一对第二图案,分别沿着该对第二边缘埋设在该材料层中,其中该对第一图案的间距大于该对第二图案的间距。

【技术特征摘要】
1.一种半导体结构,包含:材料层,包含一切割道区;矩形区域,位于该切割道区中,其中该矩形区域包含一对第一边缘,与该切割道区的宽度方向平行,以及一对第二边缘,与该切割道区的长度方向平行;一对第一图案,分别沿着该对第一边缘埋设在该材料层中,;以及一对第二图案,分别沿着该对第二边缘埋设在该材料层中,其中该对第一图案的间距大于该对第二图案的间距。2.如权利要求1所述的半导体结构,其中该第一图案与该第二图案共同构成一用于光刻制作工艺的对准标记(overlaymark)。3.如权利要求1所述的半导体结构,其中该第二图案的长度小于该第二边缘的长度。4.如权利要求3所述的半导体结构,其中该第一图案的长度大于该第一边缘的长度。5.如权利要求4所述的半导体结构,其中该第一图案的两端与该对第二图案的边缘切齐。6.如权利要求4所述的半导体结构,其中该第一图案的两端不与该对第二图案的边缘切齐。7.如权利要求3所述的半导体结构,其中该第一图案的长度等于该第一边缘的长度。8.如权利要求1所述的半导体结构,其中该第二图案的长度大于该第二边缘的长度,且该第一图案的长度小于该第一边缘的长度。9.如权利要求1所述的半导体结构,其中该第一图案与该第二图案具有不同的宽度。10.如权利要求1所述的半导体结构,其中从顶视图来看,该第一图案与该第二图案...

【专利技术属性】
技术研发人员:张峰溢李甫哲詹益旺廖家樑童宇诚陈建豪王嘉鸿
申请(专利权)人:联华电子股份有限公司福建省晋华集成电路有限公司
类型:发明
国别省市:中国台湾,71

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