存储器装置及其操作方法制造方法及图纸

存储器装置及其操作方法。存储器装置防止生成异常列地址。该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。

Memory device and its operation method

Memory device and its operation method. The memory device prevents the generation of abnormal column addresses. The memory device includes: a memory unit array; and a column address controller configured to generate a column address of the memory unit array in response to a column address control signal, in which the column address controller activates the column address control signal when an address signal is input, and in which the address signal includes the column address. The corresponding column address signal.

【技术实现步骤摘要】
存储器装置及其操作方法
本公开的方面涉及电子装置，更具体地，涉及存储器装置及其操作方法。
技术介绍
存储器装置是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)这样的半导体实现的存储装置。存储器装置总体上分为易失性存储器装置和非易失性存储器装置。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
技术实现思路
实施方式提供了一种防止生成异常列地址的存储器装置以及用于该存储器装置的操作方法。根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元阵列；以及控制逻辑，所述控制逻辑被配置为从外部控制器接收指示对多个存储器单元当中的已选存储器单元执行操作的命令信号和指示所述已选存储器单元的位置的地址信号，其中，所述控制逻辑包括列地址控制器，所述列地址控制器被配置为当输入与所述列地址对应并且包括在所述地址信号中的列地址信号时，生成所述存储器单元阵列的列地址。附图说明现在将参照附图在下文中更全面地描述示例实施方式；然而，它们可以以不同的形式来具体实现，并且不应被解释为限于本文所阐述的实施方式。相反，提供这些实施方式是为了使得本公开将是透彻且完整的，并且将向本领域技术人员充分地传达示例实施方式的范围。在附图中，为了例示清楚起见，可以夸大尺寸。将理解的是，当元件被称为位于两个元件“之间”时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。图1是例示根据本公开的实施方式的包括存储器装置的存储装置的示图。图2是例示图1中所示的存储器装置的结构的示图。图3是例示图2中所示的存储器单元阵列的实施方式的示图。图4是例示图3中所示的存储器块当中的一个存储器块的电路图。图5是例示图3中所示的存储器块当中的一个存储器块的另一实施方式的电路图。图6是例示图2中所示的存储器单元阵列中所包括的多个存储器块当中的一个存储器块的实施方式的电路图。图7是例示输入到存储器装置的地址信号的示图。图8是例示图2中所示的列地址控制器的结构的示图。图9是例示图1中所示的存储装置的另一实施方式的框图。图10是例示图9中所示的存储装置的应用示例的框图。图11是例示包括参照图10描述的存储装置的计算系统的框图。具体实施方式出于描述根据本公开的构思的实施方式的目的，本文公开的特定结构或功能描述仅是例示性的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文所阐述的实施方式。根据本公开的构思的实施方式可以进行各种修改并且具有各种形状。因此，这些实施方式被例示在附图中，并且旨在在本文中进行详细描述。然而，根据本公开的构思的实施方式不被解释为限于特定的公开内容，并且包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。虽然可以使用诸如“第一”和“第二”这样的术语来描述各种组件，但是这些组件不应该被理解为限于上述术语。上述术语仅用于将一个组件与另一个组件区分开。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件，同样地，第二组件可以被称为第一组件。将理解的是，当一个元件被称为“连接”或“联接”至另一元件时，该元件可以直接连接或联接至另一元件，或者也可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。此外，可以类似地解释描述诸如“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”这样的组件之间的关系的其它表述。本申请中所使用的术语仅用于描述特定实施方式，并不旨在限制本公开。除非上下文另有清楚指示，否则本公开中的单数形式也旨在包括复数形式。还将理解的是，诸如“包括”或“具有”等这样的术语旨在指示说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，而不旨在排除可以存在或可以添加一个或更多个其它特征、数量、操作、动作、组件、部件或其组合的可能性。只要没有不同地定义，本文所使用的包括技术或科学术语的所有术语就具有本公开所属领域的技术人员通常理解的含义。具有词典中所定义的定义的术语应被理解为使得它们具有与相关技术的上下文一致的含义。只要本申请中没有清楚地定义，就不应以理想或过度正式的方式来解释术语。在描述实施方式时，将省略对本公开所属的
中公知并且与本公开不直接相关的技术的描述。目的在于通过省略不必要的描述来更清楚地公开本公开的要点。以下，将参照附图来详细地描述本公开的示例性实施方式，以使本领域技术人员能够容易地实现本公开的技术精神。图1是例示根据本公开的实施方式的包括存储器装置的存储装置的示图。参照图1，存储装置50可以包括存储器装置100和存储器控制器200。存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而进行操作。存储器装置100可以包括包含存储数据的多个存储器单元的存储器单元阵列。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。存储器装置100可以根据存储器控制器200的控制来将数据依次或随机地存储在存储器块中。在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、兰巴斯(Rambus)动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。另外，本公开的存储器装置200可以按照三维阵列结构来实现。在实施方式中，存储器装置可以按照三维结构来实现。本公开不仅可以应用于电荷存储层被配置有浮栅(FG)的闪速存储器装置，而且可以应用于电荷存储层被配置有绝缘层的电荷俘获闪存(CTF)。存储器装置100可以从存储器控制器200接收命令CMD、地址ADD和数据DATA。存储器装置100可以对根据从存储器控制器200接收的地址ADD而选择的区域执行与命令CMD对应的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作中，存储器装置100可以对根据地址而选择的区域中的数据进行编程。在读取操作中，存储器装置100可以从根据地址而选择的区域读取数据。在擦除操作中，存储器装置100可以擦除存储在根据地址而选择的区域中的数据。由存储器控制器200提供给存储器装置100的地址ADD是指示包括在存储器装置100中的多个存储器单元当中的已选存储器单元的区本文档来自技高网...

【技术保护点】
1.一种存储器装置，该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。

【技术特征摘要】
2017.07.27 KR 10-2017-00957251.一种存储器装置，该存储器装置包括：存储器单元阵列；以及列地址控制器，所述列地址控制器被配置为响应于列地址控制信号而生成所述存储器单元阵列的列地址，其中，当输入地址信号时，所述列地址控制器启用所述列地址控制信号，并且其中，所述地址信号包括与所述列地址对应的列地址信号。2.根据权利要求1所述的存储器装置，其中，所述地址信号是在所述存储器装置的参考时钟的五个周期期间输入的。3.根据权利要求2所述的存储器装置，其中，所述列地址信号包括在所述五个周期当中的第一周期期间输入的第一列地址信号和在所述五个周期当中的第二周期期间输入的第二列地址信号。4.根据权利要求3所述的存储器装置，其中，所述列地址控制器包括：地址控制信号发生器，所述地址控制信号发生器被配置为生成地址控制信号，所述地址控制信号指示所述五个周期当中的与所述地址信号的当前输入地址信号对应的一个周期；列地址控制信号发生器，所述列地址控制信号发生器被配置为生成所述列地址控制信号；以及列地址发生器，所述列地址发生器被配置为通过使用所述第一列地址信号和所述第二列地址信号来生成所述列地址，其中，所述列地址控制信号发生器在所述第二周期期间启用所述列地址控制信号，并且其中，当启用所述列地址控制信号时，所述列地址发生器生成所述列地址。5.根据权利要求4所述的存储器装置，其中，所述列地址控制器还包括列地址信号存储单元，所述列地址信号存储单元被配置为存储所述第一列地址信号和所述第二列地址信号。6.根据权利要求4所述的存储器装置，其中，当所述地址控制信号指示所述第二周期时，所述列地址控制信号发生器生成所述列地址控制信号。7.根据权利要求4所述的存储器装置，其中，所述列地址控制信号发生器基于仅在所述第二周期期间启用的所述存储器装置的内部信号来生成所述列地址控制信号。8.根据权利要求2所述的存储器装置，其中，所述地址信号还包括分别与指示已选存储器单元在行方向上的位置的行地址、指示所述存储器装置的唯一标识号的逻辑单元号、指示所述已选存储器单元所属的平面的平面地址和指示包括所述已选存储器单元的存储器块的位置的块地址对应的信号。9.根据权利要求8所述的存储器装置，其中，分别与所述行地址、所述逻辑单元号、所述平面地址和所述块地址对应的所述信号是在所述五个周期当中的第三周期至第五周期期间输入的。1...

【专利技术属性】
技术研发人员：印垠奎，朴宰佑，朴锡元，金炳烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR