一种基于FPGA的OTL协议多通道数据对齐的实现方法技术

本发明专利技术公开了一种基于FPGA的OTL协议多通道数据对齐的实现方法。该方法有如下步骤：1、将各通道数据输入各自的fifo模块进行缓存后读取；2、将fifo输出的各通道数据输入各自的head marker模块进行寻找帧头操作，输出head_flag信号；3、align模块接收head_flag信号进行处理，输出rd信号对各个fifo模块进行读取控制；4、align模块通过输入的head_flag信号进行判断，输出对齐标识信号align_ok，信号拉高表示对齐完成，拉低表示未完成对齐。该方法在FPGA内部实现了OTL协议多通道数据对齐的功能，在光纤通信、光纤数据采集、数字通信等领域有广泛的应用价值。

【技术实现步骤摘要】
一种基于FPGA的OTL协议多通道数据对齐的实现方法
本专利技术涉及光纤通信、光纤数据采集、数字通信等领域，尤其涉及一种基于FPGA的OTL协议多通道数据对齐的实现方法。
技术介绍
随着通信技术的发展，对大数据量高速传输的需求越来越高，传统单通道有限的传输带宽不能满足现实需求，多通道并行传输成为广泛应用的解决方案。在光纤骨干网中，主要承载着支持多通道传输的OTN信号，OTN信号的接口协议为OTL(OpticalTransportLane)，意为光传输线路协议，包括OTL3.4、OTL4.4、OTL4.10等协议。由于光纤的长距离传输以及接收设备的误差，各个通道数据在接收端极易出现时间上的偏差，各通道数据不能在同一时刻到达，有的通道数据相对超前，有的通道数据相对滞后，如何对各个通道进行对齐处理，是正确接收OTL协议的难点。
技术实现思路
鉴于现在技术存在的问题，本专利技术提供一种基于FPGA的OTL协议多通道数据对齐的实现方法。本专利技术的目的就是要解决现有技术中存在的问题，采用FPGA来完成OTL协议多通道数据对齐的技术，通过FPGA完成对齐OTL协议多通道数据的功能。本方法在FPGA内部实现了由fifo模块、headmarker模块、align模块组成的反馈系统，由此调节各通道数据的延时时间及相对位置，以达到OTL协议各通道数据对齐的目的。本专利技术采取的技术方案是：一种基于FPGA的OTL协议多通道数据对齐的实现方法，本方法利用FPGA芯片作为排序的平台，其特征在于，步骤如下：一、将各通道数据输入各自的fifo模块进行缓存后读取，fifo是firstinputfirstoutput的缩写，是一种先进先出的数据缓存器，能够实现顺序写入与顺序读出，所采用的fifo接口包括：数据输入接口din、数据输出接口dout、写入使能信号wr、读取使能信号rd、驱动时钟clock，当写入使能信号wr为高电平时，din接口的数据按时钟缓存至fifo中，当读取使能信号rd为高电平时，fifo中的数据从dout接口按时钟输出，若各通道的数据有效，写入使能信号wr常为高电平，在未完成对齐的过程中，读取使能信号rd会有拉低一个时钟周期的情况出现，在完成对齐后，读取使能信号rd常为高电平，此时各个fifo输出的数据即为对齐的通道数据；二、将fifo输出的各通道数据输入各自的headmarker模块进行寻找帧头操作，输出head_flag信号，headmarker模块对输入的数据进行帧头搜索，head_flag信号常为低电平，当前时钟周期发现帧头时，下一个时钟周期head_flag信号拉高，之后再拉低并保持；三、align模块接收head_flag信号进行处理，输出rd信号对各个fifo模块进行读取控制，align模块是实现通道数据对齐的最主要模块，align模块通过控制rd信号调节fifo模块的输出，进而调节将fifo输出的各通道数据的延时时间及相对位置；四、align模块通过输入的head_flag信号进行判断，输出对齐标识信号align_ok，信号拉高表示对齐完成，拉低表示未完成对齐。本专利技术产生的有益效果是：在光通信领域，基于OTL传输协议（OTL3.4、OTL4.4、OTL4.10），光纤长距离传输及接收设备误差等因素会造成接收端的通道数据偏移，这种偏移破坏了各通道数据之间在时间上的连贯性，本专利技术提供了一种基于接收端的时间调节补偿结构，实现了多通道数据对齐功能，恢复了各通道数据之间在时间上的连贯性，为后续进一步正确解析数据内容提供了必要条件。由普通设备实现通道对齐，一般采用嵌入式芯片进行各通道补偿时间的计算，然后由嵌入式芯片将计算结果发送到FPGA芯片以实现通道对齐，本方法所采用的结构完全基于FPGA芯片，不需要外部嵌入式芯片的协助处理，削减了嵌入式芯片的使用数量，减少了嵌入式芯片的采购成本，大大简化了PCB电路板的布局复杂程度，降低了PCB电路板的制作成本。该方法在FPGA内部实现了OTL协议多通道数据对齐的功能，在光纤通信、光纤数据采集、数字通信等领域有广泛的应用价值。附图说明图1为本专利技术OTL3.4协议帧结构示意图；图2为本专利技术OTL4.4及OTL4.10协议帧结构示意图；图3为本专利技术OTL3.4协议帧头位置示意图；图4为本专利技术OTL4.4及OTL4.10协议帧头位置示意图；图5为本专利技术OTL3.4协议通道数据超前偏移示意图；图6为本专利技术OTL3.4协议通道数据滞后偏移示意图；图7为本专利技术fifo模块接口结构示意图；图8为本专利技术fifo模块读取时序示意图；图9为本专利技术headmarker模块接口结构示意图；图10为本专利技术headmarker模块工作时序示意图；图11为本专利技术align模块接口结构示意图；图12为本专利技术OTL协议通道数据对齐功能总体结构示意图；图13为本专利技术4通道align模块控制rd信号的逻辑流程图；图14为本专利技术align模块对齐状态检测的逻辑流程图；图15为本专利技术OTL3.4协议单通道数据滞后1时钟周期的通道对齐过程示意图。具体实施方式以下结合附图对本专利技术做进一步说明。基于FPGA接收多路并行数据，指的是FPGA接收多通道数据，每个通道在1个时钟周期传输1个数据，针对N(N≥2)个通道来说，FPGA在1个时钟周期接N个数据，此即为多路并行数据的含义。OTL3.4协议帧结构如图1所示，一帧的信息量为16320Byte，其中每个格子表示16Byte位宽的信息，例如framehead标志所在格子的1：16表示第1至第16Byte数据，1Byte为8bit位宽，OTL3.4协议包括4通道，以图1的规律排布每帧有255列。OTL4.4及OTL4.10协议的帧结构如图2所示，一帧的信息量与OTL3.4协议帧相同，为16320Byte，排布规律与OTL3.4协议帧结构类似，不同点是通道数增加为20个，对应的每帧列数缩减为51。对齐功能主要以帧头出现的位置作为参数依据，图3表示的是OTL3.4协议帧头位置示意图，能够直观展示帧头的出现规律，每帧的帧头按通道顺序轮流出现，例如：第1帧帧头出现在通道0（channel0）、第2帧帧头出现在通道1（channel1）、第3帧帧头出现在通道2（channel2）、第4帧帧头出现在通道3（channel3）、第5帧帧头又出现在通道0（channel0），以此循环往复，多通道的帧头以N个时钟周期等间隔出现，针对单个通道来说，帧头每4帧出现1次（图中1个数据帧有N个时钟周期的宽度，那么单个通道每4N个时钟周期出现一次帧头），以4N个时钟周期等间隔出现，单个通道的帧头出现规律是固定的，不受传输延时等因素的影响。OTL4.4及OTL4.10协议帧头位置如图4所示，其排布规律与图3类似，不同点是通道增加为20个，每帧帧头依次出现在通道0（channel0）、通道1（channel1）、......、通道18（channel18）、通道19（channel19）、通道0（channel0），以此循环往复，多通道帧头以N个时钟周期等间隔出现，单个通道每20帧出现1个帧头，以20N个时钟周期等间隔出现。单个通道的帧头出现规律是固定不变的，多通道的通道之间可能存在偏移，既有可能是超前偏移，也有本文档来自技高网...

【技术保护点】
1.一种基于FPGA的OTL协议多通道数据对齐的实现方法，本方法利用FPGA芯片作为数据对齐的平台，其特征在于，步骤如下：一、将各通道数据输入各自的fifo模块进行缓存后读取，fifo是first input first output的缩写，是一种先进先出的数据缓存器，能够实现顺序写入与顺序读出，所采用的fifo接口包括：数据输入接口din、数据输出接口dout、写入使能信号wr、读取使能信号rd、驱动时钟clock，当写入使能信号wr为高电平时，din接口的数据按时钟缓存至fifo中，当读取使能信号rd为高电平时，fifo中的数据从dout接口按时钟输出，若各通道的数据有效，写入使能信号wr常为高电平，在未完成对齐的过程中，读取使能信号rd会有拉低一个时钟周期的情况出现，在完成对齐后，读取使能信号rd常为高电平，此时各个fifo输出的数据即为对齐的通道数据；二、将fifo输出的各通道数据输入各自的head marker模块进行寻找帧头操作，输出head_flag信号，head marker模块对输入的数据进行帧头搜索，head_flag信号常为低电平，当前时钟周期发现帧头时，下一个时钟周期head_flag信号拉高，之后再拉低并保持；三、align模块接收head_flag信号进行处理，输出rd信号对各个fifo模块进行读取控制，align模块是实现通道数据对齐的最主要模块，align模块通过控制rd信号调节fifo模块的输出，进而调节将fifo输出的各通道数据的延时时间及相对位置；四、align模块通过输入的head_flag信号进行判断，输出对齐标识信号align_ok，信号拉高表示对齐完成，拉低表示未完成对齐。...

【技术特征摘要】
1.一种基于FPGA的OTL协议多通道数据对齐的实现方法，本方法利用FPGA芯片作为数据对齐的平台，其特征在于，步骤如下：一、将各通道数据输入各自的fifo模块进行缓存后读取，fifo是firstinputfirstoutput的缩写，是一种先进先出的数据缓存器，能够实现顺序写入与顺序读出，所采用的fifo接口包括：数据输入接口din、数据输出接口dout、写入使能信号wr、读取使能信号rd、驱动时钟clock，当写入使能信号wr为高电平时，din接口的数据按时钟缓存至fifo中，当读取使能信号rd为高电平时，fifo中的数据从dout接口按时钟输出，若各通道的数据有效，写入使能信号wr常为高电平，在未完成对齐的过程中，读取使能信号rd会有拉低一个时钟周期的情况出现，在完成对齐后，读取使能信号rd常为高电平...

【专利技术属性】
技术研发人员：安涛，李斌，李晨旭，
申请(专利权)人：天津光电通信技术有限公司，
类型：发明
国别省市：天津,12