一种采用时间数字转换器(TDC)的RC时间常数校正电路及方法技术

技术编号:20278335 阅读:49 留言:0更新日期:2019-02-02 05:51
本发明专利技术涉及集成电路设计技术领域,公开了一种采用时间数字转换器(TDC)的RC时间常数校正电路。在集成电路设计领域中,尤其是是射频模拟和数模混合信号集成电路设计中,由于工艺、电压和温度(PVT)的偏差,造成RC时间常数非常的离散,这样就不可避免的需要对RC时间常数进行校正,尤其是像模拟滤波器电路中,带宽的大小和RC时间常数直接相关。TDC通过比较参考时钟周期和由RC时间常数产生的周期中的差值来对RC时间常数进行调整,最终使得RC时间常数为所期望的值。本发明专利技术电路通过采用TDC来进行时间常数比较,能够快速的校正得到所期望的值,从而缩短了校正时间,减少了功耗。

【技术实现步骤摘要】
一种采用时间数字转换器(TDC)的RC时间常数校正电路及方法
本专利技术涉及集成电路设计领域,特别涉及射频模拟及数模混合信号集成电路设计中一种采用时间数字转换器(TDC)的RC时间常数校正电路。
技术介绍
在射频及数模混合集成电路中,一些系统指标和时间常数相关,比如在模拟滤波器中,滤波器的带宽就是和RC时间常数相关。滤波器的带宽调整实际上就是RC时间常数的调整。在现代CMOS工艺中,电阻R的工艺偏差约为20%左右,电容C的工艺偏差约为20%左右,这样RC时间常数的偏差就高达40%甚至以上,导致滤波器的带宽也偏差40%甚至以上,这样大的带宽偏差在无线收发机中是完全不可以接受的,因此需要对RC时间常数进行校正。校正的具体策略是每次开机或从Sleep或DeepSleep中醒来时进行一次校正,校正完成后正常数据通信过程中RC值设置保持不变。在低功耗传输和物联网领域,如蓝牙(Bluetooth)、低功耗蓝牙(BluetoothLowEnergy),NB-IoT等,功耗是一个特别关注的性能参数指标,因此除数据有效传输以外的功耗要尽可能的低。校正电路在无线SOC中是不参与数据传输的模块,因此这些电路模块的校正时间要短、功耗要低。在现有的时间常数校正方法技术中,常用的有在一段较长的时间内用计数器直接对振荡信号进行计数,根据计数结果调整电容阵列配置字。为了达到较高的精度,一次计数时间需要较长,同时振荡信号的频率也要较高,这样就增加了功耗。还有的方法是直接在数字基带端发送一个RC常数决定的带宽处的正弦信号,经过发射机链路中的DAC和0dB增益的LPF,然后送给接收机链路中的0dB增益的LPF,经过ADC采样数字量化,然后在数字基带端进行FFT,比较发送正弦信号能量和接收端能量大小,差异为3dB时此时的电容配置字即为所需的RC时间常数配置字,该方法经过了数字基带、发射机链路DAC、LPF和接收机链路LPF、ADC及最后的FFT操作,过程复杂,经过的模块多,消耗的功耗大,时间也长,不适合低功耗应用场景。本专利技术只需要一个参考时钟周期就能进行1bit的电容阵列置位判断,因此采用二分法的话校正时间就等于电容阵列位宽乘以参考时钟周期,例如6bit的电容阵列位宽,校正时间仅为(6+1)*Tref,大大的缩短了校正时间,减小了功耗。
技术实现思路
本专利技术要解决的技术问题是提供采用TDC的RC时间常数校正电路,其具有时间短、功耗低的优点。本专利技术提供一种快速进行RC时间常数校正的电路:利用TDC对产生的RC振荡信号和参考时钟进行时间差量化,得到的时间差量化信息送给数字逻辑模块调整振荡频率,直到RC时间常数达到期望值。为了解决上述问题,本专利技术的RC时间常数校正电路包括:RC振荡器模块、除2电路模块、时间差比较及控制逻辑模块,其中时间差比较及控制逻辑模块包括时间数字转换器(TDC)和数字逻辑电路。RC振荡器模块的输出连接缓冲器(Buffer)对输出进行整形之后送给除2电路中D触发器的时钟输入端,除2电路的输出端连接时间差比较及控制逻辑模块,为时间差比较及控制逻辑模块提供方波信号Fcomp,时间差比较及控制逻辑模块与RC振荡器模块相连,控制RC振荡器模块的电容阵列以调整振荡器的频率。时间数字转换器(TDC)的两路时钟信号,一路为除2电路提供方波信号Fcomp,另一路输入为参考时钟信号Fref,时间数字转换器(TDC)对这两路时钟信号的上升沿的时间差进行量化,利用时间数字转换器(TDC)较高的时间差分辨率,在每一个参考时钟周期内得到两路时钟信号的时间差,实现快速对RC时间常数进行量化与校正。RC时间常数校正通过以下步骤实现:RC振荡器产生基于RC乘积值的振荡信号、除2电路产生约50%占空比的2分频信号、TDC量化2分频信号和参考时钟频率信号之间的周期时间误差和数字逻辑电路模块控制电容阵列C的大小。RC振荡器模块工作原理与过程如下所示:1,参考电流产生支路的电流为:2,电容充电电流为:Iref=IC(2)3,电容充电电压为:4,比较器比较VC和Vref产生reset脉冲将开工S闭合,将VC放电到地电位,重复1的过程,从而产生三角波,波形如图4所示。基于延迟buffer单元的TDC产生Fref和Fcomp之间周期时间差的工作过程:Fcomp信号送给一串buffer单元组成的延迟链,Fref信号送给一串D触发器作为时钟,buffer单元组成的延迟链的每一级输出作为每一级D触发器的输入,D触发器的输出送给编码器产生时间差的编码。下面具体描述1,Fcomp的频率>Fref的频率的情况:这种情况下,Fcomp的上升沿在buffer延迟链中经过了几级之后Fref的上升沿才到达D触发器的时钟输入端并将D<L:1>的数据进行采样得到延迟链的输出Q<L:1>。这样采样的结果是Q<L:1>中1的个数代表的就是Fcomp和Fref周期时间差,表明Fcomp的频率大于Fref的频率,数字逻辑根据这个信息对电容C进行增大调整使得RC时间常数增加。波形图如图5所示。2,Fcomp的频率<Fref的频率的情况这种情况下,Fref的上升沿在Fcomp的上升沿到来之前到达D触发器的时钟输入端,并对buffer延迟链进行采样,所以这时候的输出Q<L:1>就都为0,这时候表明Fcomp的频率小于Fref的频率,数字逻辑模块根据这个信息对电容C进行减小调整使得RC时间常数减小,波形图如图6所示。3,Buffer延迟单元的个数和延迟时间可根据需要进行调整以便能够比较精确的判断两个时钟的周期大小。4,一个参考时钟周期内即可判断一次RC时间常数是否是期望的值,经过(N+1)*Tref时间后,即校正完成。多余的一个Tref时间是要将最低位C比较两次,取其中最接近期望值的配置。电容阵列C的大小开关过程:电容阵列C一般由N位组成C<N-1:0>,可采用二分法或单调遍历法对电容阵列C配置进行扫描,得到最终的电容阵列C配置字C<N-1:0>。附图说明图1所示为采用TDC的RC时间常数校正电路总体结构图;图2所示为一阶Active-RC模拟滤波器结构图;图3所示为基于buffer链的TDC结构图;图4所示为RC振荡器振荡波形图;图5所示为Fcomp的频率>Fref的频率时TDC的波形时序图;图6所示为Fcomp的频率<Fref的频率时TDC的波形时序图。具体实施方式下面结合附图与具体实施方式对本专利技术作进一步详细的说明:RC时间常数校正电路用于克服工艺偏差带来RC时间常数变化的影响,例如在模拟滤波器中,带宽由RC乘积决定。如图1所示为本专利技术的采用TDC的RC时间常数校正电路的总体结构图。校正电路包括RC振荡器、缓冲器、除2电路、时间数字转换器(TDC)和数字逻辑。RC振荡器首先产生参考电流Iref,IC电流为Iref电流通过电流镜复制的的一个充电电流,充电电流对电容C充电,当电容C上的电压VC超过参考电压Vref时,迟滞比较器产生一个占空比非常小的方波reset脉冲,控制开关S导通,本文档来自技高网
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【技术保护点】
1.一种采用时间数字转换器(TDC)的RC时间常数校正电路,其特征在于主要包括RC振荡器模块(101)、除2电路(102)、时间差比较及控制逻辑模块(103),其中:RC振荡器模块(101)的输出连接缓冲器(Buffer)对输出进行整形之后送给除2电路(102)中D触发器的时钟输入端,除2电路(102)的输出端连接时间差比较及控制逻辑模块(103),为时间差比较及控制逻辑模块(103)提供方波信号Fcomp,时间差比较及控制逻辑模块(103)与RC振荡器模块(101)相连,控制RC振荡器模块(101)的电容阵列以调整振荡器的频率。

【技术特征摘要】
1.一种采用时间数字转换器(TDC)的RC时间常数校正电路,其特征在于主要包括RC振荡器模块(101)、除2电路(102)、时间差比较及控制逻辑模块(103),其中:RC振荡器模块(101)的输出连接缓冲器(Buffer)对输出进行整形之后送给除2电路(102)中D触发器的时钟输入端,除2电路(102)的输出端连接时间差比较及控制逻辑模块(103),为时间差比较及控制逻辑模块(103)提供方波信号Fcomp,时间差比较及控制逻辑模块(103)与RC振荡器模块(101)相连,控制RC振荡器模块(101)的电容阵列以调整振荡器的频率。2.根据权利要求1所述的RC时间常数校正电路,其特征在于,所述时间差比较及控制逻辑模块(103),包括时间数字转换器(TDC)、数字逻辑电路,其中时间数字转换器(TDC)的两路时钟信号,一路为除2电路(102)提供方波信号Fcomp,另一路输入为参考时钟信号Fref,时间数字转换器(TDC)对这两路时钟信号的上升沿的时间差进行量化,利用时间数字转换器(TDC)较高的时间差分辨率,在每一个参考时钟周期内得到两路时钟信号的时间差,实现快速对RC时间常数进行量化与校正。3.一种采用时间数字转换器(TDC)的RC时间常数校正方法,基于权利要求1所述的电路,其特征在于,时间差比较及控制逻辑模块(103)中的时间数字转...

【专利技术属性】
技术研发人员:彭仁国衣晓峰陈艳
申请(专利权)人:上海华虹集成电路有限责任公司北京中电华大电子设计有限责任公司
类型:发明
国别省市:上海,31

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