半导体结构及其制造方法技术

本发明专利技术公开一种半导体结构及其制造方法。所述半导体结构包括基底、掺杂层以及介电层。所述基底具有多个鳍部分与至少一个凹陷部分。所述凹陷部分位于所述鳍部分之间。所述掺杂层配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上。所述介电层配置于所述掺杂层上。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。

【技术实现步骤摘要】
半导体结构及其制造方法
本专利技术涉及一种半导体结构及其制造方法，且特别是涉及一种具有鳍部分与凹陷部分且凹陷部分中具有掺杂层的半导体结构及其制造方法。
技术介绍
随着半导体制作工艺技术的快速发展，为了增进元件的速度与效能，整个电路元件的尺寸必须不断缩小，并持续不断地提升元件的集成度。目前已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构来代替平面互补金属氧化物半导体(CMOS)元件。鳍式场效应晶体管具有自基底的表面垂直向上延伸的鳍部分以及配置于鳍部分周围的栅极，以提供对鳍式场效应晶体管的通道更好的电控制。
技术实现思路
本专利技术提供一种半导体结构，其中掺杂层配置于鳍部分之间的凹陷部分中。本专利技术提供一种半导体结构的制造方法，其用以制造上述的半导体结构。本专利技术的半导体结构包括基底、掺杂层以及介电层。所述基底具有多个鳍部分与至少一个凹陷部分。所述凹陷部分位于所述鳍部分之间。所述掺杂层配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上。所述介电层配置于所述掺杂层上。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。在本专利技术的半导体结构的一实施例中，掺杂层完全填满所述凹陷部分。在本专利技术的半导体结构的一实施例中，掺杂层部分填满所述凹陷部分。在本专利技术的半导体结构的一实施例中，掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括至少一第一鳍部分与至少一第二鳍部分。在本专利技术的半导体结构的一实施例中，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。在本专利技术的半导体结构的一实施例中，所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。在本专利技术的半导体结构的一实施例中，所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。在本专利技术的半导体结构的一实施例中，所述第一掺杂层完全填满所述凹陷部分。在本专利技术的半导体结构的一实施例中，所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。在本专利技术的半导体结构的一实施例中，还包括导电层。所述导电层配置于所述介电层以及所述介电层所暴露出的所述鳍部分上，其中所述导电层与所述凹陷部分至少部分重叠。本专利技术的半导体结构的制造方法包括：提供基底，所述基底具有多个鳍部分与至少一个凹陷部分，其中所述凹陷部分位于所述鳍部分之间；在所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上形成掺杂层；以及于所述掺杂层上形成介电层。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。在本专利技术的半导体结构的制造方法的一实施例中，所述掺杂层完全填满所述凹陷部分。在本专利技术的半导体结构的制造方法的一实施例中，所述掺杂层部分填满所述凹陷部分。在本专利技术的半导体结构的制造方法的一实施例中，所述掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括至少一第一鳍部分与至少一第二鳍部分。在本专利技术的半导体结构的制造方法的一实施例中，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。在本专利技术的半导体结构的制造方法的一实施例中，所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。在本专利技术的半导体结构的制造方法的一实施例中，所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。在本专利技术的半导体结构的制造方法的一实施例中，所述第一掺杂层完全填满所述凹陷部分。在本专利技术的半导体结构的制造方法的一实施例中，所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。在本专利技术的半导体结构的制造方法的一实施例中，在形成所述介电层之后，还包括于所述介电层以及所述介电层所暴露出的所述鳍部分上形成导电层，且所述导电层与所述凹陷部分至少部分重叠。基于上述，在本专利技术的半导体结构中，鳍部分之间具有凹陷部分，且凹陷部分中配置有用以对基底与鳍部分进行掺杂的掺杂层。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。附图说明图1A至图1D为本专利技术第一实施例所绘示的半导体结构的制造流程剖面示意图；图2A至图2F为本专利技术第二实施例所绘示的半导体结构的制造流程剖面示意图；图3为本专利技术第三实施例所绘示的半导体结构的制造流程剖面示意图；图4为本专利技术第四实施例所绘示的半导体结构的制造流程剖面示意图；图5为本专利技术第五实施例所绘示的半导体结构的制造流程剖面示意图。具体实施方式图1A至图1D为依照本专利技术第一实施例所绘示的半导体结构的制造流程剖面示意图。首先，请参照图1A，提供具有鳍部分100a的基底100。鳍部分100a例如是通过对块状的基底100进行图案化制作工艺而形成。在一实施例中，可先于基底100上形成图案化硬掩模层(未绘示)，然后以图案化硬掩模层为蚀刻掩模来进行各向异性蚀刻制作工艺，以移除部分基底100而形成鳍部分100a。在此情况下，在后续制作工艺中，鳍部分100a的顶面上可保留有图案化硬掩模层，且可视实际需求而在适当的时机将图案化硬掩模层自鳍部分100a的顶面上移除。在图1A中，鳍部分100a的数量仅作为示例用，并不对本专利技术作任何限制。此外，视实际需求，可对鳍部分100a的高度、宽度等进行调整。然后，请参照图1B，在基底100上形成图案化掩模层102。图案化掩模层102例如是图案化光致抗蚀剂层。图案化掩模层102暴露出部分的鳍部分100a。接着，以图案化掩模层102为掩模，进行蚀刻制作工艺，移除暴露出的鳍部分100a以及其周围的部分基底100。上述的蚀刻制作工艺例如是干蚀刻制作工艺。在本实施例中，在移除暴露出的鳍部分100a之后，在基底100中形成了凹陷部分100b。凹陷部分100b可用以将这些鳍部分100a区隔开来。凹陷部分100b的宽度可通过调整图案化掩模层102所暴露出的区域来控制，而凹陷部分100b的深度可通过调整蚀刻制作工艺的时间来控制，本专利技术不对此作特别限定。在本实施例中，仅移除一个鳍部分100a，但在其他实施例中可视实际需求而移除更多个鳍部分100a。接着，参照图1C，移除图案化掩模层102。此时，基底100具有多个鳍部分100a以及位于鳍部分100a之间的凹陷部分100b。在本实施例中，为了后续应用，需调整部分的基底100与部分的鳍部分100a的导电类型。因此，需于部分的基底100与鳍部分100a中提供掺质。此部分将详细说明如下。在基底100上形成掺杂层104。掺杂层104为含有P型掺质或N型掺本文档来自技高网...

【技术保护点】
1.一种半导体结构，包括：基底，具有多个鳍部分与至少一个凹陷部分，所述凹陷部分位于所述鳍部分之间；掺杂层，配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上；以及介电层，配置于所述掺杂层上，其中所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。

【技术特征摘要】
1.一种半导体结构，包括：基底，具有多个鳍部分与至少一个凹陷部分，所述凹陷部分位于所述鳍部分之间；掺杂层，配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上；以及介电层，配置于所述掺杂层上，其中所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。2.如权利要求1所述的半导体结构，其中所述掺杂层完全填满所述凹陷部分。3.如权利要求1所述的半导体结构，其中所述掺杂层部分填满所述凹陷部分。4.如权利要求1所述的半导体结构，其中所述掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括至少一第一鳍部分与至少一第二鳍部分。5.如权利要求4所述的半导体结构，其中所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。6.如权利要求5所述的半导体结构，其中所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。7.如权利要求5所述的半导体结构，其中所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。8.如权利要求5所述的半导体结构，其中所述第一掺杂层完全填满所述凹陷部分。9.如权利要求4所述的半导体结构，其中所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。10.如权利要求1所述的半导体结构，还包括导电层，配置于所述介电层以及所述介电层所暴露出的所述鳍部分上，其中所述导电层与所述凹陷部分至少部分重叠。11.一种半导体结构的制造方法，包括：提供基底，所述基底具有多个鳍部分与至少一个凹陷...

【专利技术属性】
技术研发人员：刘恩铨，童宇诚，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71