非易失性存储装置、操作方法和具有其的数据处理系统制造方法及图纸

提供了一种根据编程和验证（PNV）操作将数据写入存储器单元的非易失性存储装置，其中，所述非易失性存储装置在第一时间期间执行用于第一数据的PNV操作，以及在第一时间期间执行用于第二数据的多个PNV操作。

【技术实现步骤摘要】
非易失性存储装置、操作方法和具有其的数据处理系统相关申请的交叉引用本申请要求2012年12月12日向韩国知识产权局提交的申请号为10-2012-0144310的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术总体而言涉及半导体装置，更具体而言，涉及非易失性存储装置、非易失性存储装置的操作方法，以及具有非易失性存储装置的数据处理系统。
技术介绍
非易失性存储装置可以包括快闪存储器、相变RAM（PCRAM）、阻变RAM（ReRAM）、磁性RAM（MRAM）等。具体地，PCRAM或MRAM是根据电流驱动方法来写入和感测数据的非易失性存储装置。在非易失性存储器单元的编程操作期间，执行编程和验证（PNV）操作以准确地写入数据。具体地，在基于电流驱动方法的非易失性存储装置中，由于编程路径上存在的各种因素以及每个单元的不一致的电阻分布，在编程操作之后每个单元的电阻分布可能偏离期望的范围。当电阻分布偏离期望的范围时，感测余量可能降低。在此情况下，不能保证读取数据的可靠性。因此，非易失性存储装置的编程操作伴随验证过程，通过验证过程将每个单元的电阻分布调整在期望的范围内。一般地，在数据写入操作的一个时段将PNV（编程和验证）脉冲（a）使能，在PNV时段的一部分将编程脉冲（b）使能以将数据写入单元中。此外，在编程脉冲（b）被禁止之后，将验证和比较脉冲（c）使能以检查是否已将准确的数据写入到单元中，由此判断是否需要额外的编程操作。非易失性存储装置已经从单电平单元（SLC）方法发展到多电平单元（MLC）方法。不管非易失性存储装置是基于SLC方法还是MLC方法来实现，都要根据预定的定时来执行用于每个数据电平的PNV过程。参见图2，（a）表示在将所有数据编程到存储器单元阵列时被使能的脉冲（t101至t108），例如，写入使能脉冲WE。这里，t101至t108可以是定时时段。此外，（b1）、（b2）以及（b3）表示写入具有较长编程时间的数据（例如，第一数据）时的PNV脉冲，（c1）、（c2）以及（c3）表示写入具有较短编程时间的数据（例如，第二数据）时的PNV脉冲。参见（b1）和（c1），在时间点t101，用于写入第一数据和第二数据的PNV脉冲在与脉冲（a）被使能的相同时间被使能。在此情况下，由于用于第二数据的PNV时间较短，所以用于第二数据的PNV脉冲在时间点t102被禁止，而用于第一数据的PNV脉冲在时间点t103被禁止。因此，在用于第二数据的PNV脉冲被禁止之后到用于第一数据的PNV脉冲被禁止为止所需的时间Δt1期间，执行用于第二数据的编程操作的器件处于等待状态。参见（b2）和（c2），用于第一数据的PNV脉冲在时间点t101被使能以执行PNV操作。此时，用于第二数据的PNV脉冲被禁止。当用于第一数据的PNV脉冲在时间点t103被禁止之后，用于第二数据的PNV脉冲从时间点t104至时间点t105被使能以执行用于第二数据的PNV操作。然后，用于第一数据的PNV脉冲在时间点t106再次被使能。在此情况下，在执行用于第一数据的PNV操作（Δt2）时，执行用于第二数据的PNV操作的器件处于等待状态，以及在执行用于第二数据的PNV操作（Δt3）时，执行用于第一数据的PNV操作的器件处于等待状态。参见（b3）和（c3），在用于第一数据的PNV操作（t101～t107）完成之后，执行用于第二数据的PNV操作（t107～t108）。因此，在时间Δt4期间，执行用于第二数据的PNV操作的器件处于等待状态，在时间Δt5期间，执行用于第一数据的PNV操作的器件处于等待状态。在这种PNV方法中，在用于所有数据的编程操作都完成之后，一次性地执行验证操作或者再次编程数据（b1和c1）。对相应的数据电平交替地执行PNV操作（b2和c2）。可替选地，在用于任何一个数据电平的PNV操作完成之后，执行用于另一个数据电平的PNV操作（b3和c3）。因此，当编程和验证具有短编程时间的数据时，在编程时间长的数据的编程操作结束之后才执行下一PNV操作。因此，编程操作需要的时间长。为了准确地写入数据，PNV操作的次数不可避免地增加。由于PNV操作的次数增加，等待时间累积从而增加了整体PNV时间。因此，可能降低整个系统的性能。
技术实现思路
在本专利技术的一个实施例中，提出了一种根据PNV方法将数据写入存储器单元的非易失性存储装置，其中，所述非易失性存储装置在第一时间期间执行用于第一数据的PNV操作，以及在第一时间期间执行用于第二数据的多个PNV操作。在本专利技术的一个实施例中，一种非易失性存储装置包括：存储器单元阵列，所述存储器单元阵列包括连接在多个字线和多个位线之间的多个存储器单元；译码器，所述译码器被配置成选择与要选中的存储器单元连接的字线和位线；写入驱动器/感测放大器（WD/SA）电路，所述写入驱动器/感测放大器（WD/SA）电路被配置成将数据写入选中的存储器单元，以及从选中的存储器单元读取数据；判断单元，所述判断单元被配置成：在编程模式期间判断是否要重复用于要编程的数据的每个电平的PNV操作，并且产生标志信号；以及控制器，所述控制器被配置成：响应于标志信号来控制译码器和WD/SA电路，以选择性地访问用于数据的每个电平的存储器单元。在本专利技术的一个实施例中，一种非易失性存储装置的操作方法包括以下步骤：当从主机传送地址、数据以及编程命令时，进入编程模式；在第一时间期间执行用于要编程的第一数据的PNV操作；以及在第一时间期间执行用于要编程的第二数据的多个PNV操作。在本专利技术的一个实施例中，一种数据处理系统包括：非易失性存储装置；以及存储器控制器，所述存储器控制器被配置成响应于主机的请求来访问非易失性存储装置，其中，非易失性存储装置根据PNV方法将数据写入存储器单元、在第一时间期间执行用于第一数据的PNV操作、以及在第一时间期间执行用于第二数据的多个PNV操作。在本专利技术的一个实施例中，一种数据处理系统包括：处理器，所述处理器被配置成控制整体操作；工作存储器，所述工作存储器被配置成储存用于操作处理器所需的应用、数据以及控制信号；非易失性存储装置，所述非易失性存储装置被处理器访问；以及用户接口，所述用户接口被配置成执行处理器和用户之间的数据I/O，其中，非易失性存储装置根据PNV方法将数据写入存储器单元、在第一时间期间执行用于第一数据的PNV操作、以及在第一时间期间执行用于第二数据的多个PNV操作。附图说明结合附图来描述本专利技术的特点、方面和实施例，其中：图1是用于解释一般的PNV脉冲的时序图；图2是用于解释一般的PNV过程的时序图；图3是用于解释根据本专利技术的一个实施例的PNV过程的时序图；图4是根据本专利技术的实施例的非易失性存储装置的框图；图5是图4的判断单元的框图；图6是图4的PNV控制单元的框图；图7是用于解释根据本专利技术的实施例的非易失性存储装置的操作方法的流程图；图8是用于解释根据本专利技术的实施例的基于标志发生的PNV过程的时序图；图9是根据本专利技术的实施例的数据处理系统的框图；以及图10是根据本专利技术的另一个实施例的数据处理系统的框图。具体实施方式在下文中，将参照附图经由示例性的实施例来描述根据本专利技术的非易失性存储装置、非易失性存储装置的操作方法，以及具有非易失性存本文档来自技高网...

【技术保护点】
1.一种经由编程和验证操作将数据写入存储器单元的非易失性存储装置，包括：电路装置，所述电路装置被配置成：在第一时间段期间执行用于第一数据的第一编程和验证操作，以及同时地在所述第一时间段期间执行用于第二数据的多个第二编程和验证操作，其中，所述第一数据以低速编程，以及所述第二数据以高速编程，以及在整个所述第一时间段期间所述第一编程和验证操作仅被执行一次，以及从所述第一时间段的起始直至所述第一时间段的结束所述多个第二编程和验证操作被执行，其中，所述第一时间段为在此期间第一编程和验证脉冲维持用于写入所述第一数据的使能状态的时段，以及在所述第一时间段期间第二编程和验证脉冲被顺序地使能多次。

【技术特征摘要】
2012.12.12 KR 10-2012-01443101.一种经由编程和验证操作将数据写入存储器单元的非易失性存储装置，包括：电路装置，所述电路装置被配置成：在第一时间段期间执行用于第一数据的第一编程和验证操作，以及同时地在所述第一时间段期间执行用于第二数据的多个第二编程和验证操作，其中，所述第一数据以低速编程，以及所述第二数据以高速编程，以及在整个所述第一时间段期间所述第一编程和验证操作仅被执行一次，以及从所述第一时间段的起始直至所述第一时间段的结束所述多个第二编程和验证操作被执行，其中，所述第一时间段为在此期间第一编程和验证脉冲维持用于写入所述第一数据的使能状态的时段，以及在所述第一时间段期间第二编程和验证脉冲被顺序地使能多次。2.如权利要求1所述的非易失性存储装置，其中，所述电路装置包括：判断单元，所述判断单元被配置成：在编程模式期间，根据是否要针对要编程的数据的每个电平重复编程和验证操作来产生标志信号；以及控制器，所述控制器被配置成：响应于所述标志信号而控制所述存储器单元针对所述数据的每个电平而被选择性地访问。3.如权利要求2所述的非易失性存储装置，其中，所述控制器被配置成：响应于要重复所述第一编程和验证操作的标志信号，控制要写入所述第一数据的存储器单元被选择性地访问。4.如权利要求2所述的非易失性存储装置，其中，所述控制器被配置成：响应于要重复所述第二编程和验证操作的标志信号，控制要写入所述第二数据的存储器单元被选择性地访问。5.一种非易失性存储装置，包括：存储器单元阵列，所述存储器单元阵列包括连接在多个字线和多个位线之间的多个存储器单元；译码器，所述译码器被配置成选择与要选中的存储器单元相连接的字线和位线；写入驱动器/感测放大器电路，所述写入驱动器/感测放大器电路被配置成：将数据写入选中的存储器单元，以及从选中的存储器单元读取数据；判断单元，所述判断单元被配置成：在编程模式期间判断是否要针对要编程的数据的每个电平重复编程和验证操作，并且产生标志信号；以及控制器，所述控制器被配置成：响应于所述标志信号而控制所述译码器和所述写入驱动器/感测放大器电路，以针对所述数据的每个电平来选择性地访问存储器单元，其中，所述要编程的数据包括第一数据和第二数据，所述控制器响应于所述标志信号而在第一时间段期间控制用于所述第一数据的第一编程和验证操作，以及同时地在所述第一时间段期间控制用于所述第二数据的多个第二编程和验证操作，所述第一数据以低速编程，以及所述第二数据以高速编程，以及在整个所述第一时间段期间所述第一编程和验证操作仅被执行一次，以及从所述第一时间段的起始直至所述第一时间段的结束所述多个第二编程和验证操作被执行，其中，所述第一时间段为在此期间第一编程和验证脉冲维持用于写入所述第一数据的使能状态的时段，以及在所述第一时间段期间第二编程和验证脉冲被顺序地使能多次。6.如权利要求5所述的非易失性存储装置，所述判断单元被配置成产生用于所述第一数据的第一标志信号和用于所述第二数据的第二标志信号。7.如权利要求6所述的非易失性存储装置，其中，所述控制器被配置成：响应于所述第一标志信号而控制所述译码器和所述写入驱动器/感测放大器电路，以选择要写入所述第一数据的存储器单元。8.如权利要求6所述的非易失性存储装置，其中，所述控制器被配置成：响应于所述第二标志信号而控制所述译码器和所述写入驱动器/感测放大器电路，以选择要写入所述第二数据的存储器单元。9.一种数据处理系统，包括：非易失性存储装置；以及存储器控制器，所述存储器控制器被配置成响应于来自主机的请求访问所述非易失性存储装置，其中，所述非易失性存储装置被配置成：根据编程和验证操作将数据写入存储器单元，在第一时间段期间执行用于第一数据的第一编程和验证操作，以及同时地在所述第一时间段期间执行用于第二数据的多个第二编程和验证操作，其中，所述第一数据以低速编程，以及所述第二数据以高速编程，以及在整个所述第一时间段期间所述第一编程和验证操作仅被执行一次，以及从所述第一时间段的起始直...

【专利技术属性】
技术研发人员：李仁秀，裴智慧，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR