半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中方法包括：提供基底，基底包括第二区和分别位于第二区两侧的第一区，第一区与第二区连接，基底上具有由第二区延伸至两侧第一区的鳍部结构，所述鳍部结构包括至少一个鳍部；在所述鳍部结构两侧的第一区基底上形成伪鳍部，所述伪鳍部与鳍部沿垂直于鳍部的延伸方向上平行排列；在第二区基底上形成横跨鳍部结构的栅极结构；在栅极结构两侧的鳍部结构和伪鳍部内形成源漏掺杂区，位于鳍部结构内的所述源漏掺杂区与位于伪鳍部内的所述源漏掺杂区相连；在基底和源漏掺杂区上形成覆盖所述栅极结构侧壁的介质层；在介质层内形成接触孔，接触孔的底部暴露出源漏掺杂区的顶部表面。所述方法形成的器件的接触电阻小。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: providing a base, comprising a second area and a first area on both sides of the second area, connected with the second area, having a fin structure extending from the second area to the first area on both sides, the fin structure comprising at least one fin, and forming a pseudo-fin on the base of the first area on both sides of the fin structure. The pseudo-fin and the fin are arranged parallel along the extension direction perpendicular to the fin; a grid structure across the fin structure is formed on the base of the second region; a source-drain doping region is formed in the fin structure on both sides of the grid structure and the pseudo-fin, and the source-drain doping region is connected with the source-drain doping region located in the pseudo-fin structure; and the base and the source-drain doping region are connected with the source-drain doping region located in the pseudo-fin region. A dielectric layer covering the side wall of the gate structure is formed; a contact hole is formed in the dielectric layer, and the top surface of the source-drain doping zone is exposed at the bottom of the contact hole. The contact resistance of the device formed by the method is small.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体技术的不断发展，半导体器件的尺寸不断减小。随着半导体器件的尺寸缩小，MOS晶体管的接触电阻对于MOS晶体管以及整个半导体芯片的性能影响越来越大。为了提高半导体芯片的性能，需要降低MOS晶体管的接触电阻。而MOS晶体管的接触电阻中，由于源极、漏极的面积较小，与导电插塞之间的接触电阻较大，对MOS晶体管的性能影响较大，使得半导体器件的运行速度大大下降。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构的形成方法，以提高半导体器件的性能。为解决上述技术问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第二区和分别位于第二区两侧的第一区，所述第一区与第二区连接，所述基底上具有由第二区延伸至两侧第一区的鳍部结构，所述鳍部结构包括至少一个鳍部；在所述鳍部结构两侧的第一区基底上形成伪鳍部，所述伪鳍部与鳍部沿垂直于鳍部的延伸方向上平行排列；在所述第二区基底上形成横跨鳍部结构的栅极结构；在所述栅极结构两侧的鳍部结构和伪鳍部内分别形成源漏掺杂区，位于鳍部结构内的所述源漏掺杂区与位于伪鳍部内的所述源漏掺杂区相连；在所述基底和源漏掺杂区上形成覆盖所述栅极结构侧壁的介质层；在所述介质层内形成接触孔，所述接触孔的底部暴露出源漏掺杂区的顶部表面。可选的，所述伪鳍部的形成步骤包括：在所述鳍部结构两侧的基底上形成初始伪鳍部，所述初始伪鳍部与鳍部沿垂直于鳍部的延伸方向上平行排列；去除第二区基底上的初始伪鳍部，在所述第一区基底上形成所述伪鳍部。可选的，去除第二区基底上的初始伪鳍部的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：氧气的流量为50标准毫升/分钟～～300标准毫升/分钟，CH3F的流量为100标准毫升/分钟～500标准毫升/分钟，氦气的流量为30标准毫升/分钟～200标准毫升/分钟，温度为25摄氏度～80摄氏度，时间为5秒～100秒。可选的，沿垂直于鳍部的延伸方向上，伪鳍部到鳍部结构的最小距离为25纳米～100纳米。可选的，沿垂直于鳍部的延伸方向上，伪鳍部的尺寸为：5纳米～15纳米。可选的，沿垂直于鳍部的延伸方向上，鳍部的尺寸为：5纳米～15纳米。可选的，所述鳍部的个数为：1个～40个。可选的，所述鳍部的个数大于1个时，两个以上的鳍部沿垂直于鳍部的延伸方向上平行排列；相邻鳍部之间的间距为：20纳米～50纳米。可选的，所述源漏掺杂区的形成步骤包括：分别在所述栅极结构两侧的伪鳍部和鳍部结构内形成开口；在所述开口内形成外延层；在所述外延层内掺入掺杂离子，形成源漏掺杂区。可选的，沿垂直于鳍部的延伸方向上，所述开口的尺寸为：80纳米～1000纳米。可选的，所述开口的形成步骤包括：在所述基底上形成图形层，所述图形层的顶部表面暴露出伪鳍部和鳍部结构的顶部表面；以所述图形层为掩膜，刻蚀所述伪鳍部和鳍部结构，形成所述开口；刻蚀所述伪鳍部和鳍部结构的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：CH4的流量为8标准毫升/分钟～500标准毫升/分钟，CHF3的流量为30标准毫升/分钟～200标准毫升/分钟，射频功率为100瓦～1300瓦，偏置电压为80伏～500伏，腔室压强为10毫托～2000毫托，时间为4秒～500秒。可选的，形成所述接触孔之后，还包括：在所述接触孔底部形成金属硅化物层；在所述金属硅化物层上形成导电插塞。可选的，所述金属硅化物层的材料包括：硅钛化合物；所述导电插塞的材料为金属，金属包括：钨。可选的，所述基底上还具有隔离层，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。本专利技术还提供一种半导体结构，包括：基底，所述基底包括第二区和分别位于第二区两侧的第一区，所述第一区与第二区连接，所述基底上具有由第二区延伸至两侧第一区的鳍部结构，所述鳍部结构包括至少一个鳍部；位于所述鳍部结构两侧的第一区基底上的伪鳍部，所述伪鳍部沿垂直于鳍部的延伸方向上与鳍部平行排列；位于第二区基底上横跨鳍部结构的栅极结构；位于所述栅极结构两侧的鳍部结构和伪鳍部内的源漏掺杂区，位于鳍部结构内的所述源漏掺杂区与位于伪鳍部内的所述源漏掺杂区相连；位于所述基底和源漏掺杂区上的介质层，所述介质层覆盖栅极结构的侧壁；位于所述介质层内的接触孔，所述接触孔的底部暴露出源漏掺杂区的顶部表面。可选的，沿垂直于鳍部的延伸方向上，所述接触孔的尺寸为80纳米～1000纳米。可选的，沿垂直于鳍部的延伸方向上，伪鳍部到鳍部结构的最小距离为：25纳米～100纳米；沿垂直于鳍部的延伸方向上，伪鳍部的尺寸为：5纳米～15纳米。可选的，所述鳍部的个数为：1个～40个。可选的，所述鳍部的个数大于1个时，两个以上的鳍部沿垂直于鳍部的延伸方向上平行排列；相邻鳍部之间的间距为：20纳米～50纳米。可选的，还包括：位于接触孔底部的金属硅化物层；位于金属硅化物层上的插塞；所述金属硅化物层的材料包括：硅钛化合物；所述导电插塞的材料为金属，金属包括：钨。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：本专利技术技术方案提供的半导体结构的形成方法中，在所述鳍部结构两侧的第一区基底上形成伪鳍部，所述伪鳍部与鳍部沿垂直于鳍部的延伸方向上平行排列，使得后续不仅在鳍部结构内形成所述源漏掺杂区，还在伪鳍部内形成所述源漏掺杂区，使得沿垂直于鳍部的延伸方向上，所述源漏掺杂区的尺寸较仅在鳍部结构内形成所述源漏掺杂区的尺寸大。后续在介质层内形成所述接触孔，所述接触孔的底部暴露出所述源漏掺杂区的顶部表面，因此，所述接触孔沿垂直于鳍部的延伸方向上的尺寸较大，使得后续在接触孔内形成的导电插塞与源漏掺杂区的接触面积较大，有利于降低导电插塞与源漏掺杂区的接触电阻。附图说明图1至图3是一种半导体结构的形成方法各步骤的结构示意图；图4至图21是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图。具体实施方式正如
技术介绍
所述，所述半导体器件的性能较差。图1至图3是一种半导体结构的形成方法的结构示意图。请参考图1和图2，所述图1是图2沿AA1线的剖面示意图，图2是图1沿BB1线的剖面示意图，提供基底100，所述基底100上具有鳍部结构101，所述鳍部结构101包括至少一个鳍部110；形成横跨所述鳍部结构101的栅极结构102；在所述栅极结构102两侧的鳍部110内形成源漏掺杂区103；在所述基底100和源漏掺杂区103上形成覆盖所述栅极结构102侧壁的介质层104；在所述介质层104内形成接触孔(图中未标出)，所述接触孔暴露出源漏掺杂区103的顶部表面；在所述接触孔内形成导电插塞105。上述方法中，所述鳍部结构101包括至少一个鳍部110。当所述鳍部结构101包括：两个或者两个以上的鳍部110时，两个或者两个以上的鳍部110沿垂直于鳍部110延伸方向上平行排列。然而，随着半导体器件集成度的提高，所述鳍部110沿垂直于鳍部110延伸方向上的尺寸不断减小。并且，若所述鳍部结构101包括：两个或者两个以上的鳍部110时，相邻鳍部110之间的间距也不断减小，使得所述源漏掺杂区103沿平行于基底100表面且垂直于鳍部110的延伸方向上的尺寸也不断减小。后续本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第二区和分别位于第二区两侧的第一区，所述第一区与第二区连接，所述基底上具有由第二区延伸至两侧第一区的鳍部结构，所述鳍部结构包括至少一个鳍部；在所述鳍部结构两侧的第一区基底上形成伪鳍部，所述伪鳍部与所述鳍部沿垂直于鳍部的延伸方向平行排列；在第二区基底上形成横跨鳍部结构的栅极结构；在所述栅极结构两侧的鳍部结构和伪鳍部内分别形成源漏掺杂区，位于鳍部结构内的所述源漏掺杂区与位于伪鳍部内的所述源漏掺杂区相连；在所述基底和源漏掺杂区上形成覆盖所述栅极结构侧壁的介质层；在所述介质层内形成接触孔，所述接触孔的底部暴露出源漏掺杂区的顶部表面。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括第二区和分别位于第二区两侧的第一区，所述第一区与第二区连接，所述基底上具有由第二区延伸至两侧第一区的鳍部结构，所述鳍部结构包括至少一个鳍部；在所述鳍部结构两侧的第一区基底上形成伪鳍部，所述伪鳍部与所述鳍部沿垂直于鳍部的延伸方向平行排列；在第二区基底上形成横跨鳍部结构的栅极结构；在所述栅极结构两侧的鳍部结构和伪鳍部内分别形成源漏掺杂区，位于鳍部结构内的所述源漏掺杂区与位于伪鳍部内的所述源漏掺杂区相连；在所述基底和源漏掺杂区上形成覆盖所述栅极结构侧壁的介质层；在所述介质层内形成接触孔，所述接触孔的底部暴露出源漏掺杂区的顶部表面。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪鳍部的形成步骤包括：在所述鳍部结构两侧的基底上形成初始伪鳍部，所述初始伪鳍部沿垂直于鳍部的延伸方向上与鳍部平行排列；去除所述第二区基底上的初始伪鳍部，在所述第一区基底上形成所述伪鳍部。3.如权利要求2所述的半导体结构的形成方法，其特征在于，去除第二区基底上的初始伪鳍部的工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：氧气的流量为50标准毫升/分钟～～300标准毫升/分钟，CH3F的流量为100标准毫升/分钟～500标准毫升/分钟，氦气的流量为30标准毫升/分钟～200标准毫升/分钟，温度为25摄氏度～80摄氏度，时间为5秒～100秒。4.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部的延伸方向上，伪鳍部到鳍部结构的最小距离为：25纳米～100纳米。5.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部的延伸方向上，伪鳍部的尺寸为：5纳米～15纳米。6.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部的延伸方向上，所述鳍部的尺寸为5纳米～15纳米。7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部的个数为：1个～40个。8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述鳍部的个数大于1个时，两个以上的鳍部沿垂直于鳍部的延伸方向上平行排列；相邻鳍部之间的间距为：20纳米～50纳米。9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的形成步骤包括：在所述栅极结构两侧的伪鳍部和鳍部结构分别内形成开口；在所述开口内形成外延层；在所述外延层内掺入掺杂离子，形成源漏掺杂区。10.如权利要求9所述的半导体结构的形成方法，其特征在于，沿垂直于鳍部的延伸方向上，所述开口的尺寸为80纳米～1000纳米。11.如权利要求9所述的半导体结构的形成方法，其特征在于，所述开口的...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造北京有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：北京,11