一种移位寄存器单元、栅极驱动电路和显示装置制造方法及图纸

本申请公开了一种移位寄存器单元电路、栅极驱动电路和显示装置，提出了具有交叉耦合的正反馈增强管和自举电容的动态反相器设计，能够较好地抑制栅极驱动电路关键节点上的泄漏电流。相比于传统的栅极驱动电路，本申请的栅极驱动电路不存在直流通路，电路功耗更低；容许的薄膜晶体管阈值电压范围更大，更适合大尺寸平板显示器上集成的需要。

【技术实现步骤摘要】
一种移位寄存器单元、栅极驱动电路和显示装置
本专利技术涉及显示
，具体涉及一种移位寄存器单元、栅极驱动电路和显示装置。
技术介绍
近年来，以液晶显示及有机发光显示为代表的平板显示技术迅速发展。平板显示技术正朝着大尺寸化、高分辨率的方向发展。在大尺寸平板显示器的开发过程中，面临着许多挑战。第一，由于薄膜晶体管(ThinFilmTransistor,TFT)电学性能的分散性、扫描线及数据线上电阻-电容(RC)延迟(Delay)的限制、电压和电流网络的分配不均衡等多方因素，大尺寸面板的显示均匀性难以保证。第二，大尺寸面板的栅极驱动电路响应速度难以满足要求。这是因为面板尺寸的增加和分辨率变大，对应的栅极扫描线及数据线的扫描时间要求要减少到微秒级，而面板上负载电容和电阻的量又急剧地增加，这就给对面板外围驱动电路提出了更为严苛的驱动要求。第三，大尺寸显示面板上的栅极驱动电路鲁棒性不佳，工作寿命相对较短。由于不同工艺条件以及不同生产批次之间的差异，薄膜晶体管的阈值电压具有较大的分散性，可以从耗尽型分布到增强型，这就要求大尺寸面板上的栅极驱动电路能容忍较大的工艺偏差，有较高的鲁棒性；另外薄膜晶体管的阈值电压也会随着工作时间发生漂移，削弱栅极驱动电路的性能，影响工作寿命。因此，需要设计一种能够满足平板显示装置加大面板尺寸的同时还能提高显示分辨率的驱动电路。对于中小尺寸显示面板而言，集成栅极驱动电路的负载量较小，对TFT的器件性能要求较低。虽然非晶硅TFT的迁移率较低(一般小于1cm2(V.s)-1)、可靠性较差，但是非晶硅TFT已经足够满足一般的中小尺寸的集成栅极驱动电路的要求。但是，非晶硅TFT及传统的TFT集成电路结构难以满足大尺寸显示装置对驱动电路的要求。基于金属氧化物薄膜晶体管的行扫描电路被认为是最有希望应用于大尺寸显示面板的技术，因为金属氧化物薄膜晶体管迁移率高，可达10～50cm2(V.s)-1、泄漏电流小、制备工艺温度低、器件稳定性好以及大面积制备均匀性好等。目前，采用金属氧化物薄膜晶体管设计的集成栅极驱动电路主要存在两个问题。第一是金属氧化物薄膜晶体管常常为耗尽型器件，即阈值电压为负，这导致了电路中的低电平维持部分的关键节点容易发生漏电，导致电路失效。第二是金属氧化物薄膜晶体管的阈值电压会随着工作时间而漂移，对于长期受到正偏压应力的低电平维持管来说，其阈值电压可能正向漂移，而长期受到负偏压应力的驱动管和反相器的下拉管，其阈值电压可能负漂。阈值电压偏正的低电平维持管将难以导通，严重的情况下，栅极驱动电路会丧失低电平维持功能，导致输出波形在低电平维持部分串入时钟脉冲信号。反相器的下拉管阈值电压偏负，会使反相器的输出漏电，导致反相器无法输出高电平。为了能使电路在器件的阈值电压发生漂移时仍能正常工作，一般情况下，通过多个低电平设计或者STT(Series-ConnectedTwo-Transistor)结构来抑制输入管、下拉管、低电平维持管在自举阶段的漏电。由于低电平维持管的栅极耦合到反相器的输出端，故而反相器的输出对电路的正常工作也至为关键。如果反相器的输出电位不够高甚至是漏电到低电位，那么电路将失去低电平维持功能，导致电路的失效。因此，在低电平维持阶段，器件的阈值电压发生漂移，反相器的输出仍能稳定维持在相对较高的水平有利于延长集成栅极驱动电路的寿命。
技术实现思路
本申请提供一种移位寄存器单元及由该移位寄存器单元组成的栅极驱动电路、和显示装置，在满足大尺寸高分辨率显示面板驱动的同时，能增强电路的鲁棒性和工作寿命。根据第一方面，一种实施例中提供一种移位寄存器单元，包括输入模块(21)、反相器模块(22)、下拉模块(23)、输出模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK)；第二信号输入端，用于接收第二脉冲信号(RST)；第三信号输入端，用于接收行扫描信号(OUTn-1)；第四信号输入端,用于接收级联控制信号(COUTn-1)；第一信号输出端，用于输出行扫描信号(OUTn)；第二信号输出端，用于输出级联控制信号(COUTn)；第一电位输入端，用于第一低电位(VSSL)的输入；第二电位输入端，用于第二低电位(VSS)的输入；第三电位输入端，用于第一高电位(VGH)的输入；第一内部节点(Q)，是所述输入模块(21)和所述下拉模块(23)、所述输出模块(24)之间的连接节点；第二内部节点(QB)，是所述反相器模块(22)和所述下拉模块(23)之间的连接节点；所述输入模块(21)连接在第三信号输入端、第四信号输入端和第一内部节点(Q)之间，用于对所述第一内部节点(Q)进行预充电；所述反相器模块(22)连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在所述第二内部节点(QB)产生与所述第一内部节点(Q)反相的电信号；所述下拉模块(23)连接在第一内部节点(Q)、第二内部节点(QB)、第一电位输入端和第二信号输出端之间，用于将所述第一内部节点(Q)的电位降至第一电位(VSSL)；所述输出模块(24)连接在第一信号输入端、第一内部节点(Q)、第一信号输出端和第二信号输出端之间，用于输出级联控制信号(COUTn)和输出行扫描信号(OUTn)；所述低电平维持模块(25)连接在第二内部节点(QB)、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)。根据第二方面，一种实施例中提供一种栅极驱动电路，包括第一时钟线(CK1)、第二时钟线(CK2)、第三时钟线(CK3)、第四时钟线(CK4)、第一启动信号线(STV1)、第一启动信号线(STV2)和第一低电位线(VSSL)、第二低电位线(VSS)、第三电位线(VGH)、行扫描信号线(OUTn)、级联控制信号线(COUTn)；所述栅极驱动电路还包括N+1级级联的如权利要求8所述的移位寄存器单元，其中N为正整数；每一级移位寄存器单元的第一电位输入端、第二电位输入端和第三电位输入端分别与第一低电位线(VSSL)、第二低电位线(VSS)和第三电位线(VGH)连接，用于第一低电位(VSSL)、第二低电位(VSS)和第一高电位(VGH)的输入；所述第一时钟线(CK1)与第N级移位寄存器单元的第一信号输入端连接,用于为所述第N级移位寄存器单元传输时钟信号；第二时钟线(CK2)与第N+1级移位寄存器单元的第一信号输入端连接,用于为所述第N+1级移位寄存器单元传输时钟信号；第三时钟线(CK3)与第N+2级移位寄存器单元的第一信号输入端连接,用于为所述第N+2移位寄存器单元传输时钟信号；第四时钟线(CK4)与第N+3级移位寄存器单元的第一信号输入端连接,为所述第N+3移位寄存器单元传输时钟信号；第一级的移位寄存器单元的第三信号输入端连接第二启动信号线(STV2)；第一级的移位寄存器单元的所述第四信号输入端连接第一启动信号线(STV1)；第一级的移位寄存器单元的所述第一信号输出端与下一级移位寄存器单元的第三信号输入端连接；第一级的移位寄存器单元的所述第二信号输出端与下一级移位寄存器单元的第四信号输入端连接；所述第N+本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，其特征在于，包括输入模块(21)、反相器模块(22)、下拉模块(23)、输出模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK)；第二信号输入端，用于接收第二脉冲信号(RST)；第三信号输入端，用于接收行扫描信号(OUTn‑1)；第四信号输入端,用于接收级联控制信号(COUTn‑1)；第一信号输出端，用于输出行扫描信号(OUTn)；第二信号输出端，用于输出级联控制信号(COUTn)；第一电位输入端，用于第一低电位(VSSL)的输入；第二电位输入端，用于第二低电位(VSS)的输入；第三电位输入端，用于第一高电位(VGH)的输入；第一内部节点(Q)，是所述输入模块(21)和所述下拉模块(23)、所述输出模块(24)之间的连接节点；第二内部节点(QB)，是所述反相器模块(22)和所述下拉模块(23)之间的连接节点；所述输入模块(21)连接在第三信号输入端、第四信号输入端和第一内部节点(Q)之间，用于对所述第一内部节点(Q)进行预充电；所述反相器模块(22)连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在所述第二内部节点(QB)产生与所述第一内部节点(Q)反相的电信号；所述下拉模块(23)连接在第一内部节点(Q)、第二内部节点(QB)、第一电位输入端和第二信号输出端之间，用于将所述第一内部节点(Q)的电位降至第一电位(VSSL)；所述输出模块(24)连接在第一信号输入端、第一内部节点(Q)、第一信号输出端和第二信号输出端之间，用于输出级联控制信号(COUTn)和输出行扫描信号(OUTn)；所述低电平维持模块(25)连接在第二内部节点(QB)、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)。...

【技术特征摘要】
1.一种移位寄存器单元，其特征在于，包括输入模块(21)、反相器模块(22)、下拉模块(23)、输出模块(24)和低电平维持模块(25)；还包括：第一信号输入端，用于接收第一时钟信号(CLK)；第二信号输入端，用于接收第二脉冲信号(RST)；第三信号输入端，用于接收行扫描信号(OUTn-1)；第四信号输入端,用于接收级联控制信号(COUTn-1)；第一信号输出端，用于输出行扫描信号(OUTn)；第二信号输出端，用于输出级联控制信号(COUTn)；第一电位输入端，用于第一低电位(VSSL)的输入；第二电位输入端，用于第二低电位(VSS)的输入；第三电位输入端，用于第一高电位(VGH)的输入；第一内部节点(Q)，是所述输入模块(21)和所述下拉模块(23)、所述输出模块(24)之间的连接节点；第二内部节点(QB)，是所述反相器模块(22)和所述下拉模块(23)之间的连接节点；所述输入模块(21)连接在第三信号输入端、第四信号输入端和第一内部节点(Q)之间，用于对所述第一内部节点(Q)进行预充电；所述反相器模块(22)连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在所述第二内部节点(QB)产生与所述第一内部节点(Q)反相的电信号；所述下拉模块(23)连接在第一内部节点(Q)、第二内部节点(QB)、第一电位输入端和第二信号输出端之间，用于将所述第一内部节点(Q)的电位降至第一电位(VSSL)；所述输出模块(24)连接在第一信号输入端、第一内部节点(Q)、第一信号输出端和第二信号输出端之间，用于输出级联控制信号(COUTn)和输出行扫描信号(OUTn)；所述低电平维持模块(25)连接在第二内部节点(QB)、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位(VSS)和第一电位(VSSL)。2.如权利要求1所述的移位寄存器单元，其特征在于，所述反相器模块(22)包括第十晶体管(T21)、第十三晶体管(T24)、第十四晶体管(T25)和第十五晶体管(T26)；所述第十三晶体管(T24)的控制极与所述第二信号输入端连接；所述第十三晶体管(T24)和所述第十四晶体管(T25)的第一极与所述第三电位输入端连接；所述第十三晶体管(T24)和所述第十四晶体管(T25)的第二极与所述第二内部节点(QB)连接；所述第十四晶体管(T25)的控制极和第二极短接；所述第十晶体管(T21)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第一极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二极与所述第一电位输入端连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；或，所述反相器模块(22)包括第十晶体管(T21)、第十三晶体管(T24)和第十五晶体管(T26)；所述第十晶体管(T21)的控制极与所述第四信号输入述第十晶体管(T21)的第二极与所述第一电位输入端连接；所述第十三晶体管(T24)是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管(T24)的第一控制极与所述第二信号输入端连接；所述第十三晶体管(T24)的第二控制极与第二极短接，并与第二内部节点(QB)连接；所述第十三晶体管(T24)的第一极与所述第三电位输入端连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；或，所述反相器模块(22)包括第十晶体管(T21)、第十一晶体管(T22)、第十二晶体管(T23)、第十三晶体管(T24)和第十五晶体管(T26)；所述第十晶体管(T21)和所述第十二晶体管(T23)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第一电极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二电极与所述第一电位输入端连接；所述第十二晶体管(T23)的第二电极与所述第二内部节点(QB)连接；所述第十二晶体管(T23)的第一电极和所述第十一晶体管(T22)的第二电极连接；所述第十一晶体管(T22)的控制极与所述第二信号输入端连接；所述第十一晶体管(T22)的第一电极与所述第三电位输入端连接；所述第十三晶体管(T24)是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管(T24)的第一控制极和所述第十一晶体管(T22)的第二极连接；所述第十三晶体管(T24)的第二控制极和第二电极连接，并与所述第二内部节点(QB)连接；所述第十三晶体管(T24)的第一电极与所述第三电位输入端连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；或，所述反相器模块(22)包括第十晶体管(T21)、第十一晶体管(T22)、第十二晶体管(T23)、第十三晶体管(T24)、第十四晶体管(T25)和第十五晶体管(T26)；所述第十晶体管(T21)和所述第十二晶体管(T23)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第一电极与所述第二内部节点(QB)连接；所述第十晶体管(T21)的第二电极与所述第一电位输入端连接；所述第十二晶体管(T23)的第二电极与所述第二内部节点(QB)连接；所述第十二晶体管(T23)的第一电极和所述第十一晶体管(T22)的第二极连接；所述第十一晶体管(T22)的控制极与所述第二信号输入端连接；所述第十一晶体管(T22)的第一电极与所述第三电位输入端连接；所述第十三晶体管(T24)的控制极与所述第十一晶体管(T22)的第二极连接；所述第十三晶体管(T24)的第一极与所述第三电位输入端连接；所述第十三晶体管(T24)的第二极与所述第二内部节点(QB)连接；所述第十四晶体管(T25)的第一极和所述第十一晶体管(T22)的第二极连接；所述第十四晶体管(T25)的第二极与所述第三电位输入端连接；所述第十四晶体管(T25)的控制极与所述第二内部节点(QB)或所述第十一晶体管(T22)的第二极连接；所述第十五晶体管(T26)的控制极与所述第二信号输出端连接；所述第十五晶体管(T26)的第一极与所述第二内部节点(QB)连接；所述第十五晶体管(T26)的第二极与所述第一电位输入端连接；或，所述反相器模块(22)包括第十晶体管(T21)、第十一晶体管(T22)、第十二晶体管(T23)、第十三晶体管(T24)和第十五晶体管(T26)；所述第十晶体管(T21)是双控制极晶体管，包括第一控制极和第二控制极；所述第十晶体管(T21)的第一控制极和所述第十二晶体管(T23)的控制极与所述第四信号输入端连接；所述第十晶体管(T21)的第二控制极与所述第一内部节点(Q)连接；所述第十晶体管(T21...

【专利技术属性】
技术研发人员：张盛东，雷腾腾，廖聪维，黄杰，
申请(专利权)人：北京大学深圳研究生院，
类型：发明
国别省市：广东,44