时钟占空比调整器制造技术

本发明专利技术公开了一种时钟占空比调整器，包括：占空比调整电路，模拟电压比较器、二分频电路、控制逻辑电路和占空比‑电压转换电路；所述占空比调整电路由第三PMOS晶体管，第三NMOS晶体管，多个由一PMOS晶体管和一电子开关串联组成的单元结构，以及第一电容组成；所述多个单元结构按编号从小到大，依次并联连接在电源电压VDD与调整后的时钟信号CKT输出端之间；其中多个单元结构中的PMOS晶体管的源极与电源电压VDD端相连接，其栅极输入待调整时钟信号CKIN，其漏极与电子开关的一端相连接，电子开关的另一端与CKT输出端相连接；第一电容连接在CKT输出端与地之间。本发明专利技术能自动调整时钟的占空比为50％。

Clock duty cycle regulator

The invention discloses a clock duty ratio adjuster, which comprises: duty ratio adjusting circuit, analog voltage comparator, bisection frequency circuit, control logic circuit and duty ratio voltage conversion circuit; the duty ratio adjusting circuit consists of a third PMOS transistor, a third NMOS transistor, a plurality of unit structures composed of a PMOS transistor and an electronic switch in series, and a first capacitor group. The plurality of unit structures are connected in parallel between the power supply voltage VDD and the adjusted clock signal CKT output terminal according to the number from small to large, and the source pole of the PMOS transistor in the plurality of unit structures is connected with the power supply voltage VDD terminal, the gate input of the clock signal CKIN to be adjusted, the drain pole of the circuit switch is connected with one end of the electronic switch, and the other end of the electronic switch is connected with the output of the CKT. The end is connected; the first capacitor is connected between the output end of the CKT and the ground. The invention can automatically adjust the duty cycle of the clock by 50%.

【技术实现步骤摘要】
时钟占空比调整器
本专利技术涉及半导体集成电路领域，特别是涉及一种时钟占空比调整器。
技术介绍
时钟占空比是一个很重要的技术指标。一般地，50％的占空比对于数据处理最有力，是系统稳定工作的保证。特别是同时使用上升沿和下降沿进行数据处理的系统，要求具有50％占空比的时钟信号，否则将会降低系统的数据处理能力。
技术实现思路
本专利技术要解决的技术问题是提供一种时钟占空比调整器，能自动调整时钟的占空比为50％。为解决上述技术问题，本专利技术的时钟占空比调整器，包括：占空比调整电路，模拟电压比较器、二分频电路、控制逻辑电路和占空比-电压转换电路；所述占空比调整电路，对输入的待调整时钟CKIN进行调整，生成调整后的时钟信号CKT；所述二分频电路，将待调整时钟CKIN生成为50％占空比的时钟，作为参考时钟信号CKR；所述占空比-电压转换电路，对调整后的时钟信号CKT进行转换，生成待调整时钟占空比积分电压信号VCT；对参考时钟信号CKR进行转换，生成参考时钟占空比积分电压VCR；所述模拟电压比较器，对输入的电压VCT和VCR进行比较，并输出比较结果CMPO；所述控制逻辑电路，根据比较结果CMPO生成N比特的占空比调整开关量，控制占空比调整电路内电子开关达到调整目标；其中，N为大于等于0的整数；所述占空比调整电路由第三PMOS晶体管，第三NMOS晶体管，多个由一PMOS晶体管和一电子开关串联组成的单元结构，以及第一电容组成；多个单元结构中的电子开关分别记为SW0…SWn，PMOS晶体管分别记为P0…Pn；n为大于等于0的整数，且n＝N；PMOS晶体管PM3的源极与电源电压VDD端相连接，PMOS晶体管PM3的漏极与NMOS晶体管NM3的漏极相连接，其连接的节点作为作为调整后的时钟信号CKT输出端，NMOS晶体管NM3的源极接地，PMOS晶体管PM3的栅极和NMOS晶体管NM3的栅极相连接，输入待调整时钟信号CKIN；所述多个单元结构按编号从小到大，依次并联连接在电源电压VDD与调整后的时钟信号CKT输出端之间；其中多个单元结构中的PMOS晶体管的源极与电源电压VDD端相连接，其栅极输入待调整时钟信号CKIN，其漏极与电子开关的一端相连接，电子开关的另一端与调整后的时钟信号CKT输出端相连接；第一电容连接在调整后的时钟信号CKT输出端与地之间。本专利技术使用数字模拟混合电路结构自动调整时钟的占空比为50％。本专利技术的电路结构灵活，数字化设计，可以根据占空比调整需求，扩展数字位宽和占空比调整电路内相应模拟电路的数量达到调整精度要求。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是时钟占空比调整器一实施例原理图；图2是时钟占空比调整流程图。具体实施方式参见图1所示，所述时钟占空比调整器在下面的实施例中，包括：占空比调整电路，模拟电压比较器、二分频电路、控制逻辑电路和占空比-电压转换电路。所述占空比调整电路，对输入的待调整时钟信号CKIN进行调整，生成调整后的时钟信号CKT。所述占空比调整电路，包括：PMOS晶体管PM3，NMOS晶体管NM3，多个由一PMOS晶体管和一电子开关串联组成的单元结构，以及一电容C0。多个单元结构中的电子开关分别记为SW0…SWn，PMOS晶体管分别记为P0…Pn；n为大于等于0的整数，且n＝N。PMOS晶体管PM3的源极与电源电压VDD端相连接，PMOS晶体管PM3的漏极与NMOS晶体管NM3的漏极相连接，其连接的节点作为作为调整后的时钟信号CKT输出端，NMOS晶体管NM3的源极接地，PMOS晶体管PM3的栅极和NMOS晶体管NM3的栅极相连接，输入待调整时钟信号CKIN。所述多个单元结构按编号从小到大，依次并联连接在电源电压VDD与调整后的时钟信号CKT输出端之间；其中多个单元结构中的PMOS晶体管的源极与电源电压VDD端相连接，其栅极输入待调整时钟信号CKIN，其漏极与电子开关的一端相连接，电子开关的另一端与调整后的时钟信号CKT输出端相连接；电容C0连接在调整后的时钟信号CKT输出端与地之间。所述二分频电路，将调整后的时钟信号CKT，生成为50％占空比的时钟，作为参考时钟信号CKR。所述占空比-电压转换电路，对调整后的时钟信号CKT进行转换，生成待调整时钟占空比积分电压信号VCT；对参考时钟信号CKR进行转换，生成参考时钟占空比积分电压信号VCR。所述模拟电压比较器，对输入的待调整时钟占空比积分电压信号VCT和参考时钟占空比积分电压信号VCR进行比较，并输出比较结果信号CMPO。所述控制逻辑电路，根据比较结果信号CMPO生成N比特的占空比调整开关量，控制占空比调整电路内电子开关SW0～SWn达到调整目标。时钟信号占空比调整的具体过程如下：重置所述控制逻辑电路内的占空比调整寄存器为全“0”，使得占空比调整电路内的电子开关为全开状态，设置占空比调整寄存器的位次计数器的值(其值用变量k表示)的值为N。所述占空比调整寄存器为N比特，N为大于等于0的整数。从最高位到最低位设置占空比控制寄存器的值，检查模拟电压比较器输出的比较结果CMPO的值，如果为高，则设置占空比调整寄存器的第k位为“1”，否则设置为“0”。判断所述占空比控制寄存器各位是否全部完成设置，即所述位次计数器的计数值是否为“0”，如果未全部完成设置，即所述位次计数器的计数值不等于0，则将所述位次计数器的值减1，即k＝k-1。然后继续检查模拟电压比较器的输出CMPO的值，并进行设置；直到N比特占空比调整寄存器的所有位设置完成。所述占空比-电压转换电路，包括：PMOS晶体管PM1、PM2，NMOS晶体管NM1、NM2，电阻R1、R2，电容C1、C2。PMOS晶体管PM1的源极和PMOS晶体管PM2的源极与电源电压VDD端相连接，PMOS晶体管PM1的漏极和NMOS晶体管NM1的漏极及电阻R1的一端相连接，电阻R1的另一端与电容C1的一端相连接，该连接的节点作为待调整时钟占空比积分电压信号VCT的输出端，NMOS晶体管NM1的源极和电容C1的另一端接地GND。PMOS晶体管PM1的栅极和NMOS晶体管NM1的栅极输入调整后的时钟信号CKT。PMOS晶体管PM2的漏极和NMOS晶体管NM2的漏极及电阻R2的一端相连接，电阻R2的另一端与电容C2的一端相连接，该连接的节点作为参考时钟占空比积分电压信号VCR的输出端，NMOS晶体管NM2的源极和电容C2的另一端接地GND。PMOS晶体管PM2的栅极和NMOS晶体管NM2的栅极输入参考占空比时钟信号CKR。本专利技术仅使用CMOS工艺中的MOS管，电容等基础器件，对工艺要求低；采用“数字化”结构，能够根据所需调整精度要求调整使用的MOS管和电容的数量和大小，做到最优设计。以上通过具体实施方式对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种时钟占空比调整器，其特征在于，包括：占空比调整电路，模拟电压比较器、二分频电路、控制逻辑电路和占空比‑电压转换电路；所述占空比调整电路，对输入的待调整时钟CKIN进行调整，生成调整后的时钟信号CKT；所述二分频电路，将待调整时钟CKIN生成为50％占空比的时钟，作为参考时钟信号CKR；所述占空比‑电压转换电路，对调整后的时钟信号CKT进行转换，生成待调整时钟占空比积分电压信号VCT；对参考时钟信号CKR进行转换，生成参考时钟占空比积分电压VCR；所述模拟电压比较器，对输入的电压VCT和VCR进行比较，并输出比较结果CMPO；所述控制逻辑电路，根据比较结果CMPO生成N比特的占空比调整开关量，控制占空比调整电路内电子开关达到调整目标；其中，N为大于等于0的整数；所述占空比调整电路，包括：第三PMOS晶体管，第三NMOS晶体管，多个由一PMOS晶体管和一电子开关串联组成的单元结构，以及第一电容；多个单元结构中的电子开关分别记为SW0…SWn，PMOS晶体管分别记为P0…Pn；n为大于等于0的整数，且n＝N；第三PMOS晶体管的源极与电源电压VDD端相连接，第三PMOS晶体管的漏极与第三NMOS晶体管的漏极相连接，其连接的节点作为作为调整后的时钟信号CKT输出端，第三NMOS晶体管的源极接地，第三PMOS晶体管的栅极和第三NMOS晶体管的栅极相连接，输入待调整时钟信号CKIN；所述多个单元结构按编号从小到大，依次并联连接在电源电压VDD与调整后的时钟信号CKT输出端之间；其中多个单元结构中的PMOS晶体管的源极与电源电压VDD端相连接，其栅极输入待调整时钟信号CKIN，其漏极与电子开关的一端相连接，电子开关的另一端与调整后的时钟信号CKT输出端相连接；第一电容连接在调整后的时钟信号CKT输出端与地之间。...

【技术特征摘要】
1.一种时钟占空比调整器，其特征在于，包括：占空比调整电路，模拟电压比较器、二分频电路、控制逻辑电路和占空比-电压转换电路；所述占空比调整电路，对输入的待调整时钟CKIN进行调整，生成调整后的时钟信号CKT；所述二分频电路，将待调整时钟CKIN生成为50％占空比的时钟，作为参考时钟信号CKR；所述占空比-电压转换电路，对调整后的时钟信号CKT进行转换，生成待调整时钟占空比积分电压信号VCT；对参考时钟信号CKR进行转换，生成参考时钟占空比积分电压VCR；所述模拟电压比较器，对输入的电压VCT和VCR进行比较，并输出比较结果CMPO；所述控制逻辑电路，根据比较结果CMPO生成N比特的占空比调整开关量，控制占空比调整电路内电子开关达到调整目标；其中，N为大于等于0的整数；所述占空比调整电路，包括：第三PMOS晶体管，第三NMOS晶体管，多个由一PMOS晶体管和一电子开关串联组成的单元结构，以及第一电容；多个单元结构中的电子开关分别记为SW0…SWn，PMOS晶体管分别记为P0…Pn；n为大于等于0的整数，且n＝N；第三PMOS晶体管的源极与电源电压VDD端相连接，第三PMOS晶体管的漏极与第三NMOS晶体管的漏极相连接，其连接的节点作为作为调整后的时钟信号CKT输出端，第三NMOS晶体管的源极接地，第三PMOS晶体管的栅极和第三NMOS晶体管的栅极相连接，输入待调整时钟信号CKIN；所述多个单元结构按编号从小到大，依次并联连接在电源电压VDD与调整后的时钟信号CKT输出端之间；其中多个单元结构中的PMOS晶体管的源极与电源电压VDD端相连接，其栅极输入待调整时钟信号CKIN，其漏极与电子开关的一端相连接，电子开关的另一端与调整后的时钟信号CKT输出端相连接；第一电容连接在调整后的时钟信...

【专利技术属性】
技术研发人员：赵锋，邵博闻，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31