用于浪涌保护的电压箝位电路制造技术

一种箝位电路，其安置于插座与在插头连接到所述插座时受保护的电路之间，所述箝位电路包括：电压检测器，其被配置成相较于阈值电压确定浪涌电压的电平，所述电压检测器包括串联连接的第一导电类型的多个场效应晶体管(FET)、第二导电类型的第一FET和与所述多个FET并联的第一电阻器、与所述第一FET并联的所述第一导电类型的第二FET；以及放电电路，其在所述浪涌电压接近所述阈值电压时使所述浪涌电压放电。

【技术实现步骤摘要】
用于浪涌保护的电压箝位电路
本文中所描述的实施例大体上涉及夹持电路，其用于在线缆连接到其上时保护浪涌电压。
技术介绍
在一些电路设计中，瞬态电压抑制(TVS)用于浪涌保护。在浪涌电压高于某一电平时电子装置中的TVS电路被触发且浪涌通过TVS电路放电到接地平面。由于用于实施TVS的组件数量和成本导致使用TVS的系统的物料清单(BOM)增加。此外，由于从受保护的内部电路连接到C型或其它插座的每个信号线使用TVS电路，因此需要多于一个TVS电路。因此，额外印刷电路板(PCB)区域用于实施TVS电路。
技术实现思路
下文呈现各种实施例的简要概述。在以下概述中可以做出一些简化和省略，其意在突出和介绍各种实施例的一些方面，但不限制本专利技术的范围。在稍后的章节中将详细描述足以让本领域的普通技术人员能获得且使用本专利技术性概念的实施例。各种实施例包括箝位电路，所述箝位电路安置于插座与在插头连接到所述插座时受保护的电路之间，所述箝位电路包括：电压检测器，其被配置成相较于阈值电压确定浪涌电压的电平，所述电压检测器包括串联连接的第一导电类型的多个场效应晶体管(FET)、第二导电类型的第一FET和与所述多个FET并联的第一电阻器、与所述第一FET并联的所述第一导电类型的第二FET；以及放电电路，其在所述浪涌电压接近所述阈值电压时使所述浪涌电压放电。插座可包括多个插脚，以与插头一起使电力环路完整。箝位电路可包括安置于箝位电路与插座之间的电流限制电阻器。电流限制电阻器可在芯片外且与受保护电路不在相同基板上。箝位电路可驻存在与受保护电路相同基板上的芯片上。多个FET可被配置为用以检测所述浪涌电压的分压器。多个FET可与第二电阻器串联且跨第二电阻器的电压确定第二导电类型的第一FET是否接通。第二导电类型的第一FET可与第一电阻器串联，且跨第一电阻器的电压可确定所述第一导电类型的第二FET是否被接通。箝位电路可包括第二导电类型的大型晶体管，其中来自第一导电类型的第二FET的栅极控制第二导电类型的大型晶体管，其中大型晶体管的大小被设定成使浪涌电压放电。箝位电路可包括从第二导电类型的大型晶体管的栅极连接到接地的电阻器。各种实施例还包括使用箝位电路使浪涌电压放电以保护电子电路的方法，所述方法包括：在插座处接收浪涌电压，确定浪涌电压是否高于阈值电压，使用包括第一导电类型的晶体管的分压器检测浪涌电压，使用降低的浪涌电压触发第二导电类型的晶体管，触发第一导电类型的第二晶体管以接通放电电路，以及使浪涌电压放电到接地以保护电子电路。浪涌电压可在插座处接收。方法可包括使用安置于箝位电路与插座之间的电流限制电阻器。电流限制电阻器可在芯片外且与受保护电路不在相同基板上。箝位电路可驻存在与受保护电路相同基板上的芯片上。分压器可与第一电阻器串联与跨第一电阻器的电压确定第二导电类型的晶体管是否被触发。跨第一电阻器的电压可确定第一导电类型的第二晶体管是否被接通。使浪涌电压放电可包括接通第二导电类型的大型晶体管以使浪涌电压放电。附图说明本专利技术的额外目标和特征当结合图式获取时将从以下详细描述和所附权利要求书中更加显而易见。尽管示出且描述若干实施例，但在每个附图中类似的参考数字识别类似的零件，在附图中：图1示出根据本文中描述的实施例的插头和插座；以及图2示出根据本文中描述的实施例的用以保护电子装置的箝位电路的电路图。具体实施方式应理解，图式仅为示意性的且不按比例绘制。还应理解，贯穿图式使用的相同附图标记表示相同或相似的零件。描述和图式示出各种示例性实施例的原理。将了解，本领域的技术人员将能够设计各种布置，尽管本文中未明确地描述或示出所述布置，但其体现本专利技术的原理且包括于本专利技术的精神和范围内。此外，本文中所引述的所有例子主要明确地意图出于教学目的辅助读者理解本专利技术的原理和由专利技术人所提供用以深化本领域的概念，且所有例子应视为并不限制此类特定引述例子和条件。另外，除非另有指示(例如，“或另外”或“或在替代方案中”)，否则如本文中所使用的术语“或”是指非排他性的或(即，和/或)。此外，本文中所描述的各种实施例未必相互排斥，这是因为一些实施例可与一个或多个其它实施例组合，从而形成新的实施例。如本文所使用，除非另外指明，否则术语“上下文”和“上下文对象”应被理解成同义。例如“第一”、“第二”、“第三”等描述词不意图限制所论述元件的次序，且用于区分一个元件与下一元件，且通常可互换。本文中所描述的实施例包括电压箝位电路，所述电压箝位电路被配置成保护电子装置电路免受过电压、浪涌电压、静电放电(ESD)和接口处的其它电压尖峰损坏。在第二电子装置的插头联接到第一电子装置上的插座时损害电压增大可能在第一电子装置的插座处出现。插头到第一电子装置的联接可以是直接连接或可通过具有变化长度的线缆或电线。插座可接纳例如USB2.0、USBC型、USB3.1的USB插头，或本领域中已知的其它类似插头。本文中所描述的具有电压箝位电路的实施例可集成在受保护的电路的相同硅基板上，所述受保护电路连接到C型或其它插座，而几乎没有额外费用。相比于其它设计，减少BOM且免去对PCB上额外区域的需要。图1示出连接到第一电子装置的部分示出的印刷电路板(PCB)130的插座120。插座120可接纳各种类型的插头，包括USB2.0、USBC型、USB3.1或易受电压浪涌影响的类似插座。PCB130可包括易受过电压损坏影响的数个电路。PCB130可用围封在插座120内的多个插脚125端接。图1中还示出线缆110和可插入到插座120中的插头115，例如C型插头。在物理层(PHY)协议系统中，例如在插头115插入到插座120中前的瞬态时间期间，可为具有插头115的线缆110预充电，且在插头115处可存在高电压。在插头115联接到插座120时，可将电压传输到插座120，从而引起插座120的插脚125处的浪涌电压。如果电路未受保护，那么浪涌电压可常常过高而损坏连接到电子装置(未示出)内的PCB130的电路。图2示出根据本文中描述的实施例的被配置成保护电子装置220的箝位电路210的电路图200。箝位电路210可包括与连接到插座120的电子装置220在相同基板上的电压检测器230和放电电路240。在箝位电路210中，大于基线的任何电浪涌均通过浪涌保护器接地，而正常电压被持续供应到电子装置220。标记“A”的电路图的区段可表示包括箝位电路210和电子装置220的(PCB)130。侧“A”可被称为芯片上。图1中所示出的区域“B”可标记为芯片外，表示插座120中PCB130外部的区域。电压检测器230可包括多个PMOSFET270以检测插座120的保护线260处接收的浪涌电压。电压检测器230确定在保护线260处接收的浪涌电压是否足够高以通过放电电路240放电。前述电压检测器230是一对二极管272和274，例如静电检测(ESD)二极管，以箝位到供应线或来自接地的任何过量输入电压。浪涌电压可由于插头115联接到插座120引起，由于静电放电(ESD)或在将损坏电子装置220内的电路的电压下发生的其它过电压事件引起。电压检测器230可在插头115连接到插座120时检测来自插头115的浪涌电压。在浪涌电压高于阈值水平时，电压检测器230触发放电电本文档来自技高网...

【技术保护点】
1.一种箝位电路，其安置于插座与在插头连接到所述插座时受保护的电路之间，其特征在于，所述箝位电路包括：电压检测器，其被配置成相较于阈值电压确定浪涌电压的电平，所述电压检测器包括：串联连接的第一导电类型的多个场效应晶体管(FET)；第二导电类型的第一FET和与所述多个FET并联的第一电阻器；与所述第一FET并联的所述第一导电类型的第二FET；以及放电电路，其在所述浪涌电压接近所述阈值电压时使所述浪涌电压放电。

【技术特征摘要】
2017.07.17 US 15/652,0331.一种箝位电路，其安置于插座与在插头连接到所述插座时受保护的电路之间，其特征在于，所述箝位电路包括：电压检测器，其被配置成相较于阈值电压确定浪涌电压的电平，所述电压检测器包括：串联连接的第一导电类型的多个场效应晶体管(FET)；第二导电类型的第一FET和与所述多个FET并联的第一电阻器；与所述第一FET并联的所述第一导电类型的第二FET；以及放电电路，其在所述浪涌电压接近所述阈值电压时使所述浪涌电压放电。2.根据权利要求1所述的箝位电路，其特征在于，所述插座包括多个插脚以与所述插头一起使电力环路完整。3.根据权利要求1所述的箝位电路，其特征在于，进一步包括安置于所述箝位电路与所述插座之间的电流限制电阻器。4.根据权利要求3所述的电路，其特征在于，所述电流限制电阻器在芯片外且与所述受保护电路不在相同基板上。5.根据权利要求1所述的箝位电路，其特征在于，所述箝位电路驻存在与所述受保护电路相同基板上的芯片上。6.根据权利要求1所述的箝...

【专利技术属性】
技术研发人员：刘晓群，艾哈迈德·亚兹迪，斯特凡·夸伊塔尔，科内利斯·约翰内斯·斯皮尔曼，张旭，
申请(专利权)人：恩智浦有限公司，
类型：发明
国别省市：荷兰,NL