半导体装置制造方法及图纸

本发明专利技术提供一种半导体装置，具备：形成于半导体基板的漂移区；以沿着预先设定的延伸方向延伸的方式设置在半导体基板的上表面的栅极沟槽部；分别与栅极沟槽部的一个侧壁及另一个侧壁邻接的第一台面部及第二台面部；以与栅极沟槽部邻接的方式设置在漂移区的上方，并且掺杂浓度比漂移区的掺杂浓度高的蓄积区；以与栅极沟槽部邻接的方式设置在蓄积区的上方的基极区；在第一台面部中设置于半导体基板的上表面，与栅极沟槽部的一个侧壁邻接，并且掺杂浓度比漂移区的掺杂浓度高的发射极区；在第二台面部设置有第二导电型的浮置区域，所述第二导电型的浮置区域与栅极沟槽部分离，在基极区的下方电浮置。

【技术实现步骤摘要】
半导体装置
本专利技术涉及一种半导体装置。
技术介绍
以往，已知有一种绝缘栅双极型晶体管(IGBT)等半导体装置(例如，参照专利文献1、2、3)。专利文献1：日本特开2007-266133号公报专利文献2：日本特开2008-177297号公报专利文献3：日本特开2016-39215号公报
技术实现思路
技术问题在半导体装置中，希望改善导通损耗等特性。技术方案在本专利技术的第一方式中，提供一种具备形成有第一导电型的漂移区的半导体基板的半导体装置。半导体装置可以具备栅极沟槽部，所述栅极沟槽部从半导体基板的上表面起设置到所述半导体基板的内部，以沿着预先设定的延伸方向延伸的方式设置在上表面。半导体装置可以具备：与栅极沟槽部的一个侧壁邻接的第一台面部；以及与栅极沟槽部的另一个侧壁邻接的第二台面部。半导体装置可以具备第一导电型的蓄积区，所述第一导电型的蓄积区以与栅极沟槽部邻接的方式设置在漂移区的上方，并且掺杂浓度比漂移区的掺杂浓度高。半导体装置可以具备第二导电型的基极区，所述第二导电型的基极区以与栅极沟槽部邻接的方式设置在蓄积区的上方。半导体装置可以具备第一导电型的发射极区，所述第一导电型的发射极区至少在第一台面部中设置于半导体基板的上表面，与栅极沟槽部的一个侧壁邻接，并且掺杂浓度比漂移区的掺杂浓度高。在第二台面部可以设置有第二导电型的浮置区域，所述第二导电型的浮置区域与栅极沟槽部分离，在基极区的下方电浮置。第二台面部在与延伸方向垂直的排列方向上的宽度可以大于第一台面部在排列方向上的宽度。可以沿着排列方向设置有多个浮置区域。多个浮置区域可以以与第一台面部的宽度相同的间隔沿着排列方向设置有多个。浮置区域在排列方向上的宽度可以与栅极沟槽部在排列方向上的栅极沟槽部的宽度相等。第一台面部的宽度与栅极沟槽部在排列方向上的宽度之和可以等于多个浮置区域中的一个浮置区域与在栅极沟槽部的排列方向上与一个浮置区域相邻的另一浮置区域之间的间隔、浮置区域在排列方向上的宽度之和。多个浮置区域中的、位于第二台面部的中央侧的浮置区域在排列方向上的宽度可以大于最接近栅极沟槽部的浮置区域在排列方向上的宽度。半导体装置可以具备第一导电型的发射极区，所述第一导电型的发射极区在第二台面部中设置于半导体基板的上表面，与栅极沟槽部的另一个侧壁邻接，并且掺杂浓度比漂移区的掺杂浓度高。浮置区域在半导体基板的深度方向上可以不存在于设置在第二台面部的发射极区的下方的至少一部分。半导体装置可以还具备形成于半导体基板上的层间绝缘膜。层间绝缘膜可以具有接触孔。浮置区域在半导体基板的深度方向上可以不存在于接触孔的下方。浮置区域在半导体基板的深度方向上可以设置于蓄积区的下方。浮置区域在半导体基板的深度方向上可以设置在距离半导体基板的上表面2.6μm以上且4.8μm以下的距离。在半导体基板的深度方向上，浮置区域从浮置区域的下表面起到栅极沟槽部的底部为止的深度被设置为1.9μm以下。应予说明，上述专利技术概要没有列举本专利技术的全部必要特征。另外，这些特征组的副组合也是专利技术。附图说明图1是局部表示本专利技术的实施方式的半导体装置100的上表面的图。图2是放大图1中的区域A的图。图3是放大图1中的区域B的图。图4是表示图1中的a-a’截面的一个例子的图。图5是局部表示比较例的半导体装置150的上表面的图。图6是表示图5中的a-a’截面的一个例子的图。图7是放大图4中的区域C的图。图8是表示图4中的区域C的其他例子的图。图9是表示图4中的区域C的其他例子的图。图10是放大图7中的区域D的图。图11是表示距离Wfd与导通电压Von之间的关系的图。图12是表示距离Wgfd与导通电压Von之间的关系的图。具体实施方式以下，通过专利技术的实施方式对本专利技术进行说明，但是以下的实施方式不限定权利要求中的专利技术。另外，实施方式中所说明的特征的全部组合不是专利技术的解決手段所必须的。在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主表面中的、一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向，或者，半导体装置的实际安装时向基板等的安装方向。在本说明书中，存在使用X轴、Y轴及Z轴的直角坐标轴说明技术事项的情况。在本说明书中，将与半导体基板的上表面平行的面设为XY面，将半导体基板的深度方向设为Z轴。在各实施例中，表示第一导电型为N型、第二导电型为P型的例子，但是也可以使第一导电型为P型，使第二导电型为N型。在该情况下，各实施例中的基板、层、区域等的导电型是彼此相反的极性。图1是局部地表示本专利技术的实施方式的半导体装置100的上表面的图。本例的半导体装置100是具备晶体管部70及二极管部80的半导体芯片。晶体管部70包含IGBT等晶体管。二极管部80在半导体基板的上表面与晶体管部70邻接而设置，包含FWD(FreeWheelDiode：续流二极管)等二极管。晶体管部70中的、位于晶体管部70与二极管部80的边界的区域是边界部90。在图1中，表示芯片端部周边的芯片上表面，省略其他区域。另外，在图1中，表示半导体装置100中的半导体基板的有源区，半导体装置100可以包围有源区而具有边缘终端结构部。有源区是指在将半导体装置100控制为导通状态的情况下流通电流的区域。边缘终端结构部缓和半导体基板的上表面侧的电场集中。边缘终端结构部具有例如保护环、场板、降低表面电场及组合它们而得的结构。本例的半导体装置100具备设置于半导体基板的内部且向半导体基板的上表面露出的栅极沟槽部40、虚设沟槽部30、阱区11、发射极区12、基极区14及接触区15。另外，本例的半导体装置100具备设置于半导体基板的上表面的上方的发射电极52及栅电极50。发射电极52及栅电极50彼此分离地设置。在发射电极52及栅电极50与半导体基板的上表面之间形成有层间绝缘膜，但在图1中省略图示。在本例的层间绝缘膜中，接触孔56、接触孔49及接触孔54以贯通该层间绝缘膜的方式形成。另外，发射电极52通过接触孔56与虚设沟槽部30内的虚设导电部连接。在发射电极52与虚设导电部之间可以设置有由掺杂了杂质的多晶硅等具有导电性的材料形成的连接部25。在连接部25与半导体基板的上表面之间形成有氧化膜等绝缘膜。栅电极50通过接触孔49与栅极布线48接触。栅极布线48由掺杂了杂质的多晶硅等形成。栅极布线48在半导体基板的上表面，与栅极沟槽部40内的栅极导电部连接。栅极布线48不与虚设沟槽部30内的虚设导电部连接。本例的栅极布线48从接触孔49的下方形成到栅极沟槽部40的前端部。在栅极布线48与半导体基板的上表面之间形成有氧化膜等绝缘膜。在栅极沟槽部40的前端部，栅极导电部从半导体基板的上表面露出，与栅极布线48接触。发射电极52及栅电极50由包含金属的材料形成。例如，各电极的至少一部分的区域由铝或铝-硅合金形成。各电极可以在由铝等形成的区域的下层具有由钛和/或钛化合物等形成的势垒金属，也可以在接触孔内具有由钨等形成的插塞。本例的栅极沟槽部40可以具有：与半导体基板的上表面平行且沿着与排列方向垂直的延伸方向(在本例中为X轴方向)而延伸的两个延伸部分39；以及连接两个延伸部分39的连接部分41。连接部分41本文档来自技高网...

【技术保护点】
1.一种半导体装置，其特征在于，具备：第一导电型的漂移区，其形成于半导体基板；栅极沟槽部，其从所述半导体基板的上表面起设置到所述半导体基板的内部，并且以沿着预先设定的延伸方向延伸的方式设置在所述上表面；第一台面部，其与所述栅极沟槽部的一个侧壁邻接；第二台面部，其与所述栅极沟槽部的另一个侧壁邻接；第一导电型的蓄积区，其以与所述栅极沟槽部邻接的方式设置在所述漂移区的上方，并且掺杂浓度比所述漂移区的掺杂浓度高；第二导电型的基极区，其以与所述栅极沟槽部邻接的方式设置在所述蓄积区的上方；以及第一导电型的发射极区，其至少在所述第一台面部设置在所述半导体基板的所述上表面，与所述栅极沟槽部的所述一个侧壁邻接，并且掺杂浓度比所述漂移区的掺杂浓度高；在所述第二台面部设置有第二导电型的浮置区域，所述浮置区域与所述栅极沟槽部分离，在所述基极区的下方电浮置。

【技术特征摘要】
2017.07.18 JP 2017-1394521.一种半导体装置，其特征在于，具备：第一导电型的漂移区，其形成于半导体基板；栅极沟槽部，其从所述半导体基板的上表面起设置到所述半导体基板的内部，并且以沿着预先设定的延伸方向延伸的方式设置在所述上表面；第一台面部，其与所述栅极沟槽部的一个侧壁邻接；第二台面部，其与所述栅极沟槽部的另一个侧壁邻接；第一导电型的蓄积区，其以与所述栅极沟槽部邻接的方式设置在所述漂移区的上方，并且掺杂浓度比所述漂移区的掺杂浓度高；第二导电型的基极区，其以与所述栅极沟槽部邻接的方式设置在所述蓄积区的上方；以及第一导电型的发射极区，其至少在所述第一台面部设置在所述半导体基板的所述上表面，与所述栅极沟槽部的所述一个侧壁邻接，并且掺杂浓度比所述漂移区的掺杂浓度高；在所述第二台面部设置有第二导电型的浮置区域，所述浮置区域与所述栅极沟槽部分离，在所述基极区的下方电浮置。2.如权利要求1所述的半导体装置，其特征在于，所述第二台面部在与所述延伸方向垂直的排列方向上的宽度大于所述第一台面部在所述排列方向上的宽度。3.如权利要求2所述的半导体装置，其特征在于，沿着所述排列方向设置有多个所述浮置区域。4.如权利要求3所述的半导体装置，其特征在于，多个所述浮置区域以与所述第一台面部的所述宽度相同的间隔沿着所述排列方向而设置。5.如权利要求2至4中任一项所述的半导体装置，其特征在于，所述浮置区域在所述排列方向上的宽度与所述栅极沟槽部在所述排列方向上的宽度相等。6.如权利要求2至4中任一项所述的半导体装置，其特征在于，所述第一台面部的宽度与所述栅极沟槽部在...

【专利技术属性】
技术研发人员：内藤达也，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本,JP