一种集成电路包括源漏区、与该源漏区相邻的沟道区、在该沟道区之上延伸的栅极结构以及在该栅极结构的一侧上并且在该源漏区之上延伸的侧壁间隔物。提供了与该侧壁间隔物接触并且具有顶表面的电介质层。该栅极结构包括栅极电极和从该栅极电极作为突起延伸到达该顶表面的栅极接触。该栅极电极的侧表面与栅极接触的侧表面相互对准。定位在该栅极电极与该沟道区之间的用于晶体管的栅极电介质层在该栅极电极与该侧壁间隔物之间延伸并且进一步在该栅极接触与该侧壁间隔物之间延伸。
【技术实现步骤摘要】
集成电路的预金属化电介质或层间电介质层中的接触结构本申请是于2015年12月30日提出的、申请号为201511021020.8、专利技术名称为“集成电路的预金属化电介质或层间电介质层中的接触结构”的中国专利技术专利申请的分案申请。
本专利技术涉及集成电路，并且具体地涉及集成电路中的预金属化电介质(PMD)或层间电介质(ILD)层的金属填充接触的形成，其目的为连接晶体管的栅极区、源极区和漏极区。
技术介绍
现在参照图1A和图1B，图1A和图1B示出了常规的金属氧化物半导体(MOS)场效应晶体管(FET)10器件的总配置。图1A和图1B是在沿晶体管栅极的宽度的不同位置处以垂直于栅宽的方向所截取的平行横截面。衬底12支撑晶体管。在这个实例中，该衬底是绝缘体上硅衬底12类型的，该衬底包括衬底层14、掩埋氧化物(BOX)层16和半导体层18。用于晶体管器件的有源区20由穿透层18的周向包围的浅沟槽隔离22来限定。在有源区20之内，层18被划分为已掺杂有第一导电类型掺杂物的多个沟道区30、已掺杂有第二导电类型掺杂物的多个源极区32(各自在一侧上邻近沟道区30)以及也已掺杂有第二导电类型掺杂物多个漏极区34(各自在与源极区32的相对侧邻近沟道区30)。其中，当MOSFET10器件是p沟道类型时，第一导电类型掺杂物是p型的并且第二导电类型是n型的。相反，当MOSFET器件是n沟道类型时，第一导电类型掺杂物是n型的并且第二导电类型是p型的。在沟道区30上方提供多个栅叠层36。每个栅叠层36典型地包括栅极电介质38、(例如金属和/或多晶硅材料的)栅极电极40和由绝缘材料(例如氮化硅(SiN))制成的多个侧壁间隔物42，这些侧壁间隔物被沉积在栅极电介质38和栅极电极40的各侧上以及该栅极电极的顶部上。在该衬底和该栅叠层上方提供层间电介质(ILD)或预金属化电介质(PMD)层46。层46的顶表面48以化学机械抛光(CMP)工艺来处理以限定平坦表面。典型地由钨形成的金属接触集50从顶表面48穿过在多个金属填充接触开口中的ILD/PMD层46，以与源极区32和漏极区34(在图1A的横截面中示出)以及栅极电极40(在图1B的横截面中示出)电接触。然后在ILD/PMD层46上方提供第一金属化层M1，其中第一金属化层M1包括形成在金属填充通孔和/或沟槽开口中的多条金属线54，这些金属线与接触50接触并且被平坦化的电介质材料层56围绕。由于在集成电路器件中的特征尺寸持续缩小，在中段制程(MOL)互连中提供源极接触、漏极接触和栅极接触将变得更复杂且具有挑战性。这种情况的原因有很多。例如，可能需要将栅极接触从有源区22(例如在如图1B中所示的周边隔离22之上)去除以便避免在栅极接触与源漏区的沟槽硅化物之间的短路。这是不利的，因为其导致芯片面积的增加。为了解决这个问题，集成电路设计者正朝着合并鳍结构和共用源漏结构迈进。然而由于减少的接触面积在源漏区增加了接触电阻，伴随这种技术具有显著的缺点(如在图1A中以参考号60总体性示出的)。栅极与栅极接触的未对准是另一个问题(参见图1B参考号62处)，并且这个问题可能导致栅极到源漏接触的短路的问题。在本领域中相应地需要到晶体管集成电路的源极区、漏极区和栅极区的改善的MOL互连。
技术实现思路
上述的和其他的问题可以通过MOL互连来解决，该MOL互连使用：自底向上形成栅极接触以便避免在栅极与栅极接触之间的未对准以及自顶向下形成具有足够以减少接触电阻并且避免短路问题的尺寸的源漏接触。这些栅极接触通孔优选地由高K材料和低K材料保护以便改善对于高密度集成的可靠性。在实施例中，一种集成电路包括：源漏区；与该源漏区邻近的沟道区；在该沟道区之上延伸的栅极结构；在该栅极结构的一侧上并且在该源漏区之上延伸的侧壁间隔物；以及与该侧壁间隔物接触并且具有顶表面的电介质层。该栅极结构包括：栅极电极；从该栅极电极延伸至该顶表面的栅极接触；以及在该栅极接触与该沟道区之间并且在该栅极电极与该侧壁间隔物之间延伸并且进一步在该栅极接触与该侧壁间隔物之间延伸的栅极电介质层。在实施例中，一种集成电路包括：源漏区；与该源漏区邻近的沟道区；在该沟道区之上延伸的栅极结构；在该栅极结构的一侧上并且在该源漏区之上延伸的侧壁间隔物；以及与该侧壁间隔物接触并且具有顶表面的电介质层。该栅极结构包括：栅极电极；从该栅极电极延伸至该顶表面的栅极接触；其中，该栅极电极的侧表面与该栅极接触的侧表面相互对准并且平行于该侧壁间隔物的内表面延伸。在实施例中，一种方法包括：形成在沟道区之上延伸的假栅极结构，所述假栅极结构包括假栅极电极和在该假栅极电极的每一侧上的多个侧壁间隔物，这些侧壁间隔物在与该沟道区相邻的源漏区之上延伸；去除该假栅极电极以在这些侧壁间隔物之间形成开口；在该开口之内形成替换金属栅极，所述替换金属栅极包括电介质内衬和金属部分；对该替换金属栅极的期望有栅极接触的一部分进行遮蔽掩模；使该替换金属栅极在除被遮蔽掩模的该部分处凹陷，从而在替换金属栅极凹陷之处形成栅极电极并且在该替换金属栅极被遮蔽掩模之处形成所述栅极接触；并且提供电介质层。附图说明为了更好地理解实施例，现在将仅以示例方式参考附图，在附图中：图1A和图1B展示了现有技术的MOSFET器件的结构；并且图2至图24展示了用于制造接触的多个工艺步骤。所提供的示图不一定按比例绘制。具体实施方式现在参照图2至图24，这些图展示了用于制造接触的多个工艺步骤。参照图2，衬底112包括由周向包围的浅沟槽隔离122界定的有源区120。衬底112例如可以是绝缘体上硅(SOI)类型的，该衬底包括衬底层114、掩埋氧化物(BOX)层116和半导体层118。在有源区120之内，层118被划分为已掺杂有第一导电类型掺杂物的多个沟道区130、已掺杂有第二导电类型掺杂物的多个源极区132(各自在一侧上邻近沟道区130)以及也已掺杂有第二导电类型掺杂物多个漏极区134(各自在与源极区132的相对侧邻近沟道区130)。当与形成p沟道类型晶体管相结合时，该第一导电类型掺杂物是p型的并且该第二导电类型是n型的。相反，当与形成n沟道类型晶体管相结合时，该第一导电类型掺杂物是n型的并且该第二导电类型是p型的。在沟道区130上方提供多个假栅叠层136。每个假栅叠层136典型地包括牺牲性多晶硅栅极电极140和由例如氮化硅(SiN)的绝缘材料制成的多个侧壁间隔物142，这些侧壁间隔物被沉积在牺牲性栅极电极140的各侧上。牺牲性多晶硅栅极电极140例如可以具有5nm至30nm的长度(具有根据本应用的任何合适的宽度，例如10nm至100nm)并且侧壁间隔物142例如可以具有4nm至20nm的厚度。这些假栅叠层136的间距可以包括40nm至50nm。在衬底上方在假栅叠层136的每一侧上提供绝缘层146。层146的顶表面148用化学机械抛光(CMP)工艺进行加工以限定平坦表面，该表面暴露牺牲性多晶硅栅极电极140的顶表面147。这在现有技术中被称为多晶开口化学机械抛光(POC)。牺牲性多晶硅栅极电极140的高度h(并且因此还有层146和侧壁间隔物142的高度)被选择为使得基本上等于集成电路的层间电介质(ILD)或预金属化电介质(PMD)区的所期望的高度。高度h例本文档来自技高网...
【技术保护点】
1.一种集成电路，包括：源漏区；与所述源漏区相邻的沟道区；在所述沟道区之上延伸的栅极结构；侧壁间隔物，所述侧壁间隔物在所述栅极结构的一侧上、并且在所述源漏区之上延伸；以及电介质层，所述电介质层与所述侧壁间隔物接触、并且具有顶表面；其中，所述栅极结构由单体导电材料制成，所述单体包括：所述单体的栅极电极区；以及所述单体的栅极接触区，所述栅极接触区从所述栅极电极区的顶部延伸。
【技术特征摘要】
2015.06.09 US 14/734,0131.一种集成电路，包括：源漏区；与所述源漏区相邻的沟道区；在所述沟道区之上延伸的栅极结构；侧壁间隔物，所述侧壁间隔物在所述栅极结构的一侧上、并且在所述源漏区之上延伸；以及电介质层，所述电介质层与所述侧壁间隔物接触、并且具有顶表面；其中，所述栅极结构由单体导电材料制成，所述单体包括：所述单体的栅极电极区；以及所述单体的栅极接触区，所述栅极接触区从所述栅极电极区的顶部延伸。2.如权利要求1所述的集成电路，还包括栅极电介质层，所述栅极电介质层位于所述栅极电极区的底部和所述沟道区之间，所述栅极电介质层沿着所述栅极电极区的侧表面，在所述栅极电极区和所述侧壁间隔物的侧表面之间延伸，所述栅极电介质层还沿着所述栅极接触区的侧表面，在所述栅...
【专利技术属性】
技术研发人员：J·H·张，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国,US
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