具有支持存储器操作的虚拟行的非易失性存储器制造技术

本发明专利技术涉及具有支持存储器操作的虚拟行的非易失性存储器。一种存储器阵列，包括多个行和列、具有存储器单元部分和虚拟单元部分。位线连接至这些存储器单元和该虚拟单元部分。该虚拟单元部分包括第一行虚拟单元和第二行虚拟单元。该第一行中的这些虚拟单元与这些位线的第一位线组的相应位线具有第一连接并且与第一源极线具有第二连接。该第二行中的这些虚拟单元与该多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。选择性地致动这些虚拟单元以根据存储器操作模式将该第一和第二源极线处的电压分别耦合至该第一和第二位线组。

【技术实现步骤摘要】
具有支持存储器操作的虚拟行的非易失性存储器
本专利技术涉及非易失性存储器(NVM)，并且更具体地涉及使用存储器单元的虚拟行来支持NVM内的存储器操作。
技术介绍
现在参照图1，示出了常规非易失性存储器(NVM)100的框图。存储器100包括安排在存储器阵列104中的多个NVM单元102，该存储器阵列包括多个行106和多个列108。图2示出了示例NVM单元102的电路图。此电路仅是NVM单元的一个示例，并且将理解的是，可以使用其他NVM单元电路配置。NVM单元102由n沟道MOSFET选择晶体管116和n沟道MOSFET浮栅晶体管118的源极-漏极路径的串联连接形成。NVM单元102包括耦合至串联连接的源极-漏极路径的第一端(浮栅晶体管118的漏极处)的位线(BL)端子120以及耦合至串联连接的源极-漏极路径的第二端(选择晶体管116的源极处)的源极线(SL)端子122。选择晶体管116的栅极耦合至NVM单元102的选择线(Sel)端子124，而浮栅晶体管118的顶栅极连接至行字线(WL)，所包括的浮栅保持浮置，因为此端子使用氧化物与两侧隔离。在阵列的第一列108中，该列108中的NVM单元102使其源极线端子122一起连接至阵列的源极线112并且使其位线端子120一起连接至阵列的第一位线110。在阵列的第二列108中，该列108中的NVM单元102使其源极线端子122一起连接至阵列的第一位线110并且使其位线端子120一起连接至阵列的第二位线110。因此，阵列的第一位线110充当第一列108的NVM单元102的位线以及第二列的NVM单元102的源极线，这取决于由列解码器的操作所设置的配置。此安排跨阵列重复其自身直到最后一列108，其中，该列108中的NVM单元102使其源极线端子122一起连接至阵列的倒数第二位线110并且使其位线端子120一起连接至阵列的最后位线110。在此配置中，给定行中的NVM单元102的奇数编号的NVM单元(例如，NVM单元102(1)和102(3))使其选择线端子124连接至行106的第一选择线126(1)，而该给定行中的NVM单元102的偶数编号的NVM单元(例如，NVM单元102(2)和102(n))使其选择线端子124连接至该同一行106的第二选择线126(2)。选择线126由提供字线(未明确示出)的行解码器电路驱动。源极线112和位线110连接至列解码器电路，以便进行列选择并由感测放大器电路感测。列解码器电路控制给定位线110相对于NVM单元的某一列是在位线模式还是在源极线模式下操作。列解码器电路进一步控制源极线112与地连接以便支持存储器阵列操作。
技术实现思路
在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元；其中，该虚拟部分包括：第一行虚拟单元，其中，该第一行中的虚拟单元与该多条位线的第一位线组的相应位线具有第一连接并且与第一源极线具有第二连接；以及第二行虚拟单元，其中，该第二行中的虚拟单元与该多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元并且连接至该虚拟部分；列解码器，该列解码器被配置用于选择性地连接该多条位线的第一位线组，以便从连接至该第一位线组的位线上的第一存储器单元组中进行读取；以及控制电路，该控制电路被配置用于选择性地致动该存储器阵列的该虚拟部分内的虚拟单元以将该多条位线的第二位线组连接至读取参考电压，以便通过该多条位线的该第二位线组将该读取参考电压施加到该第一存储器单元组。在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元并且连接至该虚拟部分；列解码器，该列解码器被配置用于选择性地将该多条位线与列解码信号断开连接；以及控制电路，该控制电路被配置用于选择性地致动该存储器阵列的该虚拟部分内的虚拟单元以将该多条位线连接至软编程参考电压，以便将该软编程参考电压施加到该存储器阵列的该存储器部分的这些存储器单元。在实施例中，一种存储器，包括：存储器阵列，该存储器阵列包括多个行和列，该存储器阵列包括存储器部分和虚拟部分，该存储器部分包括存储器单元，该虚拟部分包括虚拟单元；多条位线，该存储器阵列的每一列有一条位线，每条位线连接至该列内的这些存储器单元并且连接至该虚拟部分；列解码器，该列解码器被配置用于选择性地将该多条位线的第一位线组和该多条位线的第二位线组与列解码信号断开连接；以及控制电路，该控制电路被配置用于选择性地致动该存储器阵列的该虚拟部分内的虚拟单元，以便：将该多条位线的该第一位线组连接至第一编程电压，以便将该第一编程电压施加到连接至该多条位线的该第一位线组的第一存储器单元组；并且将该多条位线的该第二位线组连接至不同于该第一编程电压的第二编程电压，以便将该第二编程电压施加到连接至该多条位线的该第二位线组的第二存储器单元组。附图说明附图被包括以提供对本专利技术的进一步理解并且结合在本说明书中并且构成其一部分、展示了本专利技术的实施例并且与说明书一起用于解释本专利技术的原理。在附图中：图1示出了现有技术非易失性存储器(NVM)的框图；图2示出了用于在图1的存储器中使用的现有技术NVM单元的电路图；图3示出了具有虚拟行的NVM的框图；图4示出了用在图3的存储器中的虚拟单元的电路图；图5示出了安排有扇区的NVM阵列的框图；并且图6A至图6B示出了控制电路的框图。具体实施方式现在参照图3，示出了非易失性存储器(NVM)200的框图。存储器200包括安排在存储器阵列204中的多个存储器单元，该存储器阵列包括多个行206和多个列208。该多个行206包括存储器行206m和虚拟行206d。存储器行206m包括NVM单元102，并且虚拟行206d包括虚拟单元202。NVM单元102可以例如具有如图2中所示出的以及本文中所描述的电路配置。此电路仅是NVM单元的一个示例，并且将理解的是，可以使用其他NVM单元电路配置。图4示出了示例虚拟单元202的电路图。此电路仅是虚拟单元的一个示例，并且将理解的是，可以使用其他虚拟单元电路配置。虚拟单元202由两个n沟道MOSFET晶体管216和218的源极-漏极路径的串联连接形成。虚拟单元202包括耦合至串联连接的源极-漏极路径的第一端(晶体管218的漏极处)的位线(BL)端子220以及耦合至串联连接的源极-漏极路径的第二端(晶体管216的源极处)的源极线(SL)端子222。晶体管216和218的栅极耦合至虚拟单元202的选择线(Sel)端子224。晶体管116和216在大小和结构上类似于彼此。晶体管118和218同样本文档来自技高网...

【技术保护点】
1.一种存储器，包括：存储器阵列，所述存储器阵列包括多个行和列，所述存储器阵列包括存储器部分和虚拟部分，所述存储器部分包括存储器单元，所述虚拟部分包括虚拟单元；多条位线，所述存储器阵列的每一列有一条位线，每条位线连接至所述列内的所述存储器单元；其中，所述虚拟部分包括：第一行虚拟单元，其中，所述第一行中的虚拟单元与所述多条位线的第一位线组的相应位线具有第一连接以及与第一源极线的第二连接；以及第二行虚拟单元，其中，所述第二行中的虚拟单元与所述多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。

【技术特征摘要】
2017.07.18 US 15/652,5641.一种存储器，包括：存储器阵列，所述存储器阵列包括多个行和列，所述存储器阵列包括存储器部分和虚拟部分，所述存储器部分包括存储器单元，所述虚拟部分包括虚拟单元；多条位线，所述存储器阵列的每一列有一条位线，每条位线连接至所述列内的所述存储器单元；其中，所述虚拟部分包括：第一行虚拟单元，其中，所述第一行中的虚拟单元与所述多条位线的第一位线组的相应位线具有第一连接以及与第一源极线的第二连接；以及第二行虚拟单元，其中，所述第二行中的虚拟单元与所述多条位线的第二位线组的相应位线具有第一连接并且与第二源极线具有第二连接。2.如权利要求1所述的存储器，其中：所述第一行虚拟单元包括第一多个虚拟单元对，所述第一多个虚拟单元对中的每个虚拟单元对与所述多条位线的所述第一位线组的所述相应位线具有共用连接，并且其中，所述第一多个虚拟单元对中的相邻虚拟单元对共享与所述第一源极线的共用连接；并且所述第二行虚拟单元包括第二多个虚拟单元对，所述第二多个虚拟单元对中的每个虚拟单元对与所述多条位线的所述第二位线组的所述相应位线具有共用连接，并且其中，所述第二多个虚拟单元对中的相邻虚拟单元对共享与所述第二源极线的共用连接。3.如权利要求1所述的存储器，进一步包括控制电路，所述控制电路被配置用于根据存储器操作模式将可选参考电压施加到所述第一和第二源极线。4.如权利要求3所述的存储器，其中，当所述存储器在运行读取存储器操作模式时，由所述控制电路施加到所述第一和第二源极线两者上的所述可选参考电压是接地电压。5.如权利要求4所述的存储器，进一步包括：列解码器，所述列解码器被配置用于选择性地连接所述多条位线的所述第一位线组，以便从连接至所述第一位线组的位线上的第一存储器单元组中进行读取；以及所述控制电路，所述控制电路进一步被配置用于选择性地致动所述第二行虚拟单元内的所述虚拟单元以将所述多条位线的所述第二位线组连接至所述接地电压，以便通过所述多条位线的所述第二位线组将所述接地电压施加到所述第一存储器单元组。6.如权利要求4所述的存储器，进一步包括：列解码器，所述列解码器被配置用于选择性地连接所述多条位线的所述第二位线组，以便从连接至所述第二位线组的位线上的第二存储器单元组中进行读取；以及所述控制电路，所述控制电路进一步被配置用于选择性地致动所述第一行虚拟单元内的所述虚拟单元以将所述多条位线的所述第一位线组连接至所述接地电压，以便通过所述多条位线的所述第一位线组将所述接地电压施加到所述第二存储器单元组。7.如权利要求3所述的存储器，其中，当所述存储器在运行软编程存储器操作模式时，由所述控制电路施加到所述第一和第二源极线两者的所述可选参考电压是接地电压。8.如权利要求7所述的存储器，进一步包括：列解码器，所述列解码器被配置用于选择性地将所述多条位线与列解码信号断开连接；以及所述控制电路，所述控制电路进一步被配置用于选择性地致动所述第一和第二行虚拟单元内的所述虚拟单元以将所述多条位线的所述第一和第二位线组连接至所述接地电压，以便将所述接地电压施加到所述存储器阵列的所述存储器部分的所述存储器单元。9.如权利要求3所述的存储器，其中，当所述存储器在运行模式编程存储器操作模式时，由所述控制电路施加到所述第一源极线的所述可选参考电压是第一编程电压，并且由所述控制电路施加到所述第二源极线的所述可选参考电压是不同于所述第一编程电压的第二编程电压。10.如权利要求9所述的存储器，进一步包括：列解码器，所述列解码器被配置用于选择性地将所述多条位线与列解码信号断开连接；以及所述控制电路，所述控制电路进一步被配置成用于：选择性地致动所述第一行虚拟单元内的所述虚拟单元以将所述多条位线的所述第一位线组连接至所述第一编程电压，以便将所述第一编程电压施加到连接至所述多条位线的所述第一位线组上的所述存储器单元；以及选择性地致动所述第二行虚拟单元内的所述虚拟单元以将所述多条位线的所述第二位线组连接至所述第二编程电压，以便将所述第二编程电压施加到连接至所述多条位线的所述第二位线组上的所述存储器单元。11.一种存储器，包括：存储器阵列，所述存储器阵列包括多个行和列，所述存储器阵列包括存储器部分和虚拟部分，所述存储器部分包括存储器单元，所述虚拟部分包括虚拟单元；多条位线，所述存储器阵列的每一列有一条位线，每条位线连接至所述列内的所...

【专利技术属性】
技术研发人员：V·拉纳，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰,NL