一种应用于锁相环频率综合器的高速宽带除法链制造技术

技术编号:20181244 阅读:35 留言:0更新日期:2019-01-23 01:52
本发明专利技术属于数字电路领域,具体提供一种应用于锁相环频率综合器的高速宽带除法链,用以克服现有除法链中由于2/3分频器的结构决定了其工作速度上限不会很高的问题。本发明专利技术通过对第一级2/3分频器(RLEHS 2/3分频器)与后级2/3分频器(RLEHS 2/3分频器)的创新性设计,使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升,同时,第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计,进一步提高了所述第一级2/3分频器的工作速度;从而大大提高除法链工作速度上限,满足基于毫米波的5G通信芯片的时钟频率要求。

A High Speed Broadband Division Chain for PLL Frequency Synthesizer

The invention belongs to the field of digital circuit, and provides a high-speed broadband division chain applied to PLL frequency synthesizer to overcome the problem that the upper speed limit of the existing division chain will not be very high due to the structure of 2/3 frequency divider. By innovative design of the first stage 2/3 frequency divider (RLEHS 2/3 frequency divider) and the second stage 2/3 frequency divider (RLEHS 2/3 frequency divider), the structure of the first stage 2/3 frequency divider and the second stage 2/3 frequency divider are simplified and the working speed is improved. At the same time, the comparative logic design of the three input and the two input and the gate of the first stage 2/3 frequency divider is adopted, which further improves the first stage. The operation speed of stage 2/3 frequency divider can greatly increase the upper limit of division chain operation speed and meet the clock frequency requirement of 5G communication chip based on millimeter wave.

【技术实现步骤摘要】
一种应用于锁相环频率综合器的高速宽带除法链
本专利技术属于数字电路领域,涉及一种除法链结构,更具体地涉及一种应用于锁相环频率综合器的高速宽带除法链。
技术介绍
现代无线通信技术己经替代以前的有线通信技术进行数据通讯,并且数据传输率更高、安全性更强、性能更稳定。无线通信系统离不开时钟信号源,现代通信系统中信号源一般通过频率综合器产生。目前应用最广泛的是基于锁相环的频率综合技术,它从一个或若干个高性能指标的频率源,产生多个具有同等优良性能的高频信号。高速除法链的设计一直是锁相环设计中的难点,随着5G通信的出现,对时钟信号频率的要求越来越高,具体体现在宽频带以及高频率两方面。对于宽频带,锁相环输出频率覆盖范围由VCO与除法链除数范围共同决定;对于高频率,传统的除法链电路由于2/3分频器工作速度限制,整个电路工作速度难以提高;传统2/3分频器如图2所示,由于其中包括4个D触发器201、202、203、204以及3个与门211、212、213,且其反馈回路有4个逻辑器件212、204、203、203级联,由数字逻辑电路设计常识可知,级联的同步时序逻辑器件越多,其整体工作速度越慢,故传统2/3分频器20的结构决定了其工作速度上限不会很高。基于此,如何改进2/3分频器,使之工作速度提高,是本领域技术人员需要解决的关键问题。
技术实现思路
本专利技术的目的在于提供一种应用于锁相环频率综合器的高速宽带除法链,用以克服现有除法链工作上限频率不高、致使除法链难以对高频信号进行分频,故不能满足基于毫米波的5G通信芯片的时钟频率要求;本专利技术提出一种全新的2/3分频器结构,以此提高除法链工作速度上限。为实现上述目的,本专利技术采用的技术方案如下:一种应用于锁相环频率综合器的高速宽带除法链,包括依次级联的1个RLEHS2/3分频器和多个LDP2/3分频器,其中,输入时钟信号输入RLEHS2/3分频器时钟输入端,依次经过RLEHS2/3分频器和多个LDP2/3分频器后输出输出时钟信号;其特征在于:所述RLEHS2/3分频器由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成,其中,第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin,第一D触发器和第二D触发器的端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端,第一D触发器端作为分频器的输出端Fout,第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Modin、3输入与门的输出端连接第二D触发器的D端,第二D触发器的Q端悬空;所述LDP2/3分频器由第三D触发器1021、第四D触发器1022、第二2输入与门1023、第三2输入与门1024及2输入与非门1025构成,其中,第三D触发器和第四D触发器的CLK端相连、且作为分频器的时钟输入端Fin,第三D触发器端和2输入与非门的输出端分别连接所述第二2输入与门的两个输入端、第二2输入与门的输出端连接第三D触发器的D端,第三D触发器Q端作为分频器的输出端Fout,第三D触发器的Q端连接所述第三2输入与门的一个输入端、第三2输入与门的另一个输入端作为内部控制信号输入端Modin、第三2输入与门的输出端连接第四D触发器的D端,第四D触发器的端悬空,第四D触发器的Q端连接所述2输入与非门的一个输入端,2输入与非门的另一个输入端作为分频比数字控制信号输入端P;所述第四D触发器1022为TSPCD触发器,所述TSPCD触发器中引出分频器的内部控制信号输出端Modout。本专利技术由RLEHS2/3分频器和LPD2/3分频器级联组成的除法链,其分频比M,由下式所示:M=P0+2×P1+22×P2+...+2n-1×Pn-1+2n由上式可知,除法链除数覆盖范围为2n~2n+1-1,故可通过增减级联的2/3分频器数量n以满足除法链宽频带的要求。本专利技术的有益效果在于:本专利技术提供一种应用于锁相环频率综合器的高速宽带除法链,与传统的除法链相比,本专利技术通过对第一级2/3分频器(RLEHS2/3分频器)与后级2/3分频器(RLEHS2/3分频器)的创新性设计,使第一级2/3分频器与与后级2/3分频器的结构得到简化、工作速度得到提升,同时,第一级2/3分频器中的3输入与门与2输入与门均采用有比逻辑设计,进一步提高了所述第一级2/3分频器的工作速度;从而大大提高除法链工作速度上限。附图说明图1为本专利技术应用于锁相环频率综合器的高速宽带除法链的电路示意图。图2为传统2/3分频器的电路示意图。图3为本专利技术RLEHS2/3分频器的电路示意图。图4为RLEHS2/3分频器的的整体电路MOS管图。图5为本专利技术LDP2/3分频器的电路示意图。图6为本专利技术LDP2/3分频器中TSPCD触发器的电路示意图。图7为本专利技术LDP2/3分频器的的整体电路MOS管图。具体实施方式下面结合附图和实施例对本专利技术做进一步详细说明。本实施例提供一种应用于锁相环频率综合器的高速宽带除法链,其电路示意图如图1所示,包括依次级联的RLEHS2/3分频器101和n-1个LDP2/3分频器102;其中,CLK_IN为输入时钟信号,CLK_OUT为分频后输出时钟信号,P0~Pn-1为n个分频比数字控制信号;所述输入时钟信号CLK_IN输入RLEHS2/3分频器101的时钟输入端Fin,RLEHS2/3分频器101的分频比数字控制信号输入端P接收分频比数字控制信号P0,RLEHS2/3分频器101的输出端Fout输出信号Q1至第一级LDP2/3分频器102的时钟输入端Fin,RLEHS2/3分频器101的内部控制信号输入端Modin接收第一级LDP2/3分频器102的内部控制信号输出端Modout输出信号Mn-1;第一级LDP2/3分频器102的分频比数字控制信号输入端P接收分频比数字控制信号P1,第一级LDP2/3分频器102的内部控制信号输入端Modin接收第二级LDP2/3分频器的内部控制信号输出端Modout输出信号Mn-2,第一级LDP2/3分频器102的输出端Fout输出信号Q2至第二级LDP2/3分频器的时钟输入端Fin;以此类推,完成级联,最后第n-1级LDP2/3分频器的输出端Fout输出分频后输出时钟信号CLK_OUT。其中,上述RLEHS2/3分频器和LDP2/3分频器的分频比均由分频比数字控制信号以及内部传递控制信号决定,如下表所示:ModinP分频比002012113102上述RLEHS2/3分频器101的电路示意图如图3所示,由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成,其中,第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin,第一D触发器和第二D触发器的端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端,第一D触发器端作为分频器的输出端Fout,第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Modin、3输入与门的输出端连接第二D触发器的D端,第二D触发本文档来自技高网...

【技术保护点】
1.一种应用于锁相环频率综合器的高速宽带除法链,包括依次级联的1个RLEHS 2/3分频器和多个LDP2/3分频器,其中,输入时钟信号输入RLEHS 2/3分频器时钟输入端,依次经过RLEHS 2/3分频器和多个LDP2/3分频器后输出输出时钟信号;其特征在于:所述RLEHS 2/3分频器由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成,其中,第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin,第一D触发器和第二D触发器的

【技术特征摘要】
1.一种应用于锁相环频率综合器的高速宽带除法链,包括依次级联的1个RLEHS2/3分频器和多个LDP2/3分频器,其中,输入时钟信号输入RLEHS2/3分频器时钟输入端,依次经过RLEHS2/3分频器和多个LDP2/3分频器后输出输出时钟信号;其特征在于:所述RLEHS2/3分频器由第一D触发器1011、第二D触发器1012、第一2输入与门1013及3输入与门1014构成,其中,第一D触发器和第二D触发器的CLK端相连、且作为分频器的时钟输入端Fin,第一D触发器和第二D触发器的端连接所述2输入与门的两个输入端、2输入与门的输出端连接第一D触发器的D端,第一D触发器端作为分频器的输出端Fout,第一D触发器的Q端连接所述3输入与门的一个输入端、3输入与门的另外两个输入端分别作为分频比数字控制信号输入端P和内部控制信号输入端Modin、3输入与门的输出端连接第二D触发器的D端,第二D触发器的...

【专利技术属性】
技术研发人员:王政耿新林谢倩
申请(专利权)人:电子科技大学
类型:发明
国别省市:四川,51

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