垂直存储器件制造技术

提供了一种垂直存储器件及其制造方法。该垂直存储器件包括堆叠在衬底上的栅电极层、贯穿栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。

Vertical memory devices

A vertical memory device and its manufacturing method are provided. The vertical memory device includes a gate electrode layer stacked on a substrate, a channel layer running through the gate electrode layer, and a first epitaxy layer, which contacts the lower part of the channel layer and includes an area with a smaller diameter than the outer diameter of the channel layer.

【技术实现步骤摘要】
垂直存储器件
与本公开一致的装置、器件、制品和方法涉及垂直存储器件以及制造垂直存储器件。
技术介绍
电子产品已逐渐缩小尺寸，但仍需处理高容量数据。因此，需要提高电子产品中使用的半导体存储器件的集成度。为了提高半导体存储器件的集成度，已提出了一种制造垂直存储器件的方法，该垂直存储器件中具有垂直晶体管结构而非相关技术的平面晶体管结构的存储单元被堆叠。
技术实现思路
一方面提供了一种垂直存储器件，其防止沟道层的断开现象并在形成存储单元串的晶体管中具有改善的特性。根据一示例实施方式的一方面，提供了一种垂直存储器件，其包括衬底、堆叠在衬底上的多个栅电极层、贯穿所述多个栅电极层的沟道层、以及第一外延层，第一外延层与沟道层的下部接触并包括具有比沟道层的外径小的直径的区域。根据一示例实施方式的另一方面，提供了一种垂直存储器件，其包括：衬底；堆叠在衬底上的多个栅电极层；贯穿所述多个栅电极层的沟道孔；在垂直方向上在沟道孔中延伸的沟道层；包括侧壁部分和下表面部分的栅极电介质层，侧壁部分设置在沟道层与所述多个栅电极层之间，下表面部分在沟道孔的下部中弯曲以设置在沟道层与衬底之间；以及第一外延层，与沟道层接触并贯穿栅极电介质层的下表面部分。根据一示例实施方式的又一方面，提供了一种垂直存储器件，其包括：衬底；堆叠在衬底上的多个栅电极层；贯穿所述多个栅电极层的沟道孔；栅极电介质层，覆盖沟道孔的内侧壁并在沟道孔的下部中弯曲；通孔，贯穿沟道孔的下部中的栅极电介质层；以及填充通孔的至少一部分的单晶半导体层。根据一示例实施方式的再一方面，提供了一种制造垂直存储器件的方法，该方法包括在衬底上交替地堆叠多个模制绝缘层和多个牺牲层、形成贯穿所述多个模制绝缘层和所述多个牺牲层的沟道孔、形成覆盖沟道孔的侧壁的栅极电介质层、通过去除栅极电介质层的一部分在沟道孔的下部中形成通孔、以及生长填充通孔的至少一部分的第一外延层。附图说明当结合附图时，以上及另外的方面从由以下详细描述被更清楚地理解，附图中：图1是根据一示例实施方式的垂直存储器件的示意透视图；图2A至2G是示出根据示例实施方式的垂直存储器件的外延层的剖视图，并示出与图1的区域“A”对应的区域；图3A和3B是示出根据示例实施方式的垂直存储器件的栅电极层的剖视图，并示出与图1的区域“B”对应的区域；图4至11是根据一示例实施方式的制造垂直存储器件的方法的操作的示意图；图12是根据一示例实施方式的垂直存储器件的示意透视图；图13A至13E是根据示例实施方式的外延层的剖视图，并示出与图12的区域“C”对应的区域；图14至17是根据一示例实施方式的制造垂直存储器件的方法的操作的示意图；以及图18是根据一示例实施方式的垂直存储器件的示意透视图。具体实施方式在下文中，将参照附图描述本专利技术构思的示例实施方式。图1是根据一示例实施方式的垂直存储器件的示意透视图。图2A是示出根据一示例实施方式的垂直存储器件100的外延层的剖视图，并示出与图1的区域“A”对应的区域。参照图1和2A，垂直存储器件100可以包括衬底101、在垂直于衬底101的上表面的方向上延伸的沟道孔CHH、设置在沟道孔CHH中的沟道结构CHS、沿沟道孔的侧壁堆叠的模制绝缘层120和栅电极层130。垂直存储器件100可以包括在垂直于衬底101的上表面的方向上贯穿交替地堆叠在衬底101上的模制绝缘层120和栅电极层130的沟道孔CHH，并且可以包括设置在沟道孔CHH中的沟道结构CHS。就是说，沟道孔CHH的每个中可以设置对应的沟道结构CHS。沟道结构CHS可以设置为在X方向和Y方向上彼此间隔开。沟道结构CHS可以包括沟道层150、与沟道层150的下部接触的上外延层145、与上外延层145和衬底101接触的下外延层143、插置在沟道层150与栅电极层130之间的栅极电介质层160、以及设置在沟道层150上的导电垫190。垂直存储器件100可以包括分隔栅电极层130的导电层107、以及在导电层107下方设置于衬底101中的杂质区105。图1显示了一个导电层107和一个杂质区105。然而，将理解，图1所示的结构仅是示例，并且可以提供额外的导电层107和对应的杂质区105。在这样的情况下，垂直存储器件100可以被分成三个或更多个区段，而不是将垂直存储器件100分成两个区段。衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。衬底101可以被提供为体晶片或外延层。栅电极层130和模制绝缘层120可以交替地堆叠在衬底101上。栅电极层130可以设置为在Z方向上从衬底101起彼此间隔开。在图1中，作为示例示出了八个栅电极层130。为了增加垂直存储器件100的存储容量，可以增加栅电极层130的数量。例如，栅电极层130的数量可以为几十到几百。单个沟道结构CHS和栅电极层130可以形成单个存储单元串。设置在栅电极层130当中的最下面的位置的栅电极层131可以在Y方向上延伸以形成地选择线GSL。设置在栅电极层130的上部中的栅电极层137和138可以在Y方向上延伸以形成串选择线SSL。设置在栅电极层130当中的中间位置的栅电极层132、133、134、135和136可以形成字线WL。栅电极层130可以包括诸如钨(W)的金属。此外，可以设置扩散屏障层以围绕栅电极层130。扩散屏障层可以包括钨氮化物(WN)、钽氮化物(TaN)和钛氮化物(TiN)中的至少一种。在一示例实施方式中，栅电极层130可以包括多晶硅或金属硅化物材料。金属硅化物材料可以被提供为从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中选择的材料。模制绝缘层120可以设置为在Z方向上彼此间隔开并且可以在Y方向上延伸。模制绝缘层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。沟道层150可以在垂直方向上在沟道孔CHH中延伸。沟道层150可以贯穿栅电极层130和模制绝缘层120，以便在实质上垂直于衬底101的上表面的方向(Z方向)上延伸。沟道层150可以设置为在X方向和Y方向上彼此间隔开。然而，根据示例实施方式，沟道层150的设置可以变化。例如，沟道层150可以设置为具有Z字形形式。沟道层150可以包括诸如多晶硅和/或单晶硅的半导体材料。此外，半导体材料可以被提供为无掺杂材料、或者包括p型或n型杂质的材料。各个沟道层150可以具有通心粉形状。对于每个沟道结构CHS，沟道层150的内部可以用第一绝缘层182填充。对于每个沟道结构CHS，栅极电介质层160可以设置在栅电极层130与沟道层150之间，并在沟道层150与衬底101之间延伸，其示例在图2A中示出。各个栅极电介质层160可以包括覆盖沟道孔CHH的内侧壁并插置在栅电极层130与沟道层150之间的侧壁部分S，并且可以包括在沟道孔CHH的下部中弯曲并插置在沟道层150与衬底101之间的下表面部分LSP。栅极电介质层160的弯曲的角度A可以以锐角提供。栅极电介质层160的下表面部分可以具有贯穿栅极电介质层160的通孔H。栅极电介质层160的下表面部分可以具有“L”形剖面。栅极电介质本文档来自技高网...

【技术保护点】
1.一种垂直存储器件，包括：衬底；堆叠在所述衬底上的多个栅电极层；贯穿所述多个栅电极层的沟道层；以及第一外延层，与所述沟道层的下部接触并且包括具有比所述沟道层的外径小的直径的区域。

【技术特征摘要】
2017.07.13 KR 10-2017-00891711.一种垂直存储器件，包括：衬底；堆叠在所述衬底上的多个栅电极层；贯穿所述多个栅电极层的沟道层；以及第一外延层，与所述沟道层的下部接触并且包括具有比所述沟道层的外径小的直径的区域。2.根据权利要求1所述的垂直存储器件，还包括栅极电介质层，设置在所述沟道层与所述多个栅电极层之间并且延伸至所述沟道层的所述下部下方，其中所述第一外延层贯穿所述栅极电介质层的至少一部分并且具有突出超过所述栅极电介质层的上表面。3.根据权利要求1所述的垂直存储器件，其中所述第一外延层的上表面具有向上凸起的弯曲表面。4.根据权利要求1所述的垂直存储器件，其中所述第一外延层的上表面具有倾斜表面。5.根据权利要求1所述的垂直存储器件，其中所述第一外延层的下表面具有向下凸起的弯曲表面。6.根据权利要求1所述的垂直存储器件，其中所述第一外延层的下表面具有倾斜表面。7.根据权利要求2所述的垂直存储器件，其中所述第一外延层包括完全贯穿所述栅极电介质层的第一区、以及设置在所述第一区上并且具有比所述第一区的第一直径大的第二直径的第二区。8.根据权利要求1所述的垂直存储器件，其中所述第一外延层的第一上表面设置为高于所述多个栅电极层当中最下面的栅电极层的第二上表面。9.根据权利要求1所述的垂直存储器件，还包括第二外延层，设置在所述第一外延层与所述衬底之间。10.根据权利要求9所述的垂直存储器件，其中所述第二外延层的第二直径大于所述第一外延层的第一直径。11.根据权利要求1所述的垂直存储器件，其中所述第一外延层与所述衬底接触。12.根据权利要求11所述的垂直存储器件，还包括栅...

【专利技术属性】
技术研发人员：李炅奂，金容锡，金泰勋，金柄宅，林浚熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR