半导体元件及其制造方法技术

一种半导体元件及其制造方法，其中所述半导体元件包括具有凹槽的基底与刻蚀停止层。刻蚀停止层位于基底中，环绕包覆凹槽的底面及部分侧壁。

Semiconductor Components and Their Manufacturing Methods

A semiconductor element and a manufacturing method thereof, wherein the semiconductor element comprises a grooved base and an etching stop layer. The etching stop layer is located in the base and surrounds the bottom and part of the side wall of the encapsulated groove.

【技术实现步骤摘要】
半导体元件及其制造方法
本专利技术涉及一种半导体元件及其制造方法。
技术介绍
随着半导体元件尺寸的逐渐缩小，已发展出将三维存储器埋入基底的深沟道中的工艺。然而由于负载效应导致各凹槽深度的均匀度难以控制。而凹槽深度的不均匀将造成晶圆合格测试(Waferacceptancetest；WAT)失败，并导致良率下降。
技术实现思路
本专利技术实施例提供一种半导体元件的制造方法，可以有效提高深凹槽深度的均匀度。本专利技术实施例提供一种半导体元件，包括具有凹槽的基底以及刻蚀停止层。刻蚀停止层位于基底中，环绕包覆凹槽的底面及部分侧壁。在本专利技术的一些实施例中，上述的刻蚀停止层包括第一掺杂层，且第一掺杂层的移除速率小于基底的移除速率。在本专利技术的一些实施例中，上述的刻蚀停止层为多层结构，还包括第二掺杂层，位于第一掺杂层中。其中第二掺杂层的移除速率小于所述第一掺杂层的移除速率。在本专利技术的一些实施例中，上述的第二掺杂层与第一掺杂层包含相同的杂质，且第二掺杂层的杂质的浓度高于第一掺杂层的杂质的浓度。在本专利技术的一些实施例中，上述的第二掺杂层与所述第一掺杂层包含不同的杂质。在本专利技术的一些实施例中，上述的刻蚀停止层的杂质包括硼原子、氮原子、碳原子或其组合。本专利技术提供一种半导体元件，包括具有凹槽的基底以及掺杂结构。掺杂结构位于基底中，且位于凹槽的两侧，至少覆盖凹槽的部分侧壁。在本专利技术的一些实施例中，上述的掺杂结构的移除速率大于基底的移除速率。在本专利技术的一些实施例中，上述的半导体元件，还包括三维存储器，配置于凹槽中。本专利技术实施例提供一种半导体元件的制造方法，包括提供基底，形成刻蚀控制层于基底中。其中刻蚀控制层与基底的移除速率不同。进行移除工艺，以形成凹槽于基底中，且凹槽的至少部分侧壁被刻蚀控制层包围。其中移除工艺以刻蚀控制层及基底中移除速率较小者为刻蚀停止层。基于上述，本专利技术在形成凹槽前在基底中形成刻蚀控制层，可以控制移除工艺的移除速率，进而可以提高凹槽深度均匀度。为让本专利技术的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。附图说明图1A至图1F为根据本专利技术第一实施例的半导体元件的制造方法所绘示的流程剖面图。图2A至图2E为根据本专利技术第二实施例的半导体元件的制造方法所绘示的流程剖面图。图3A至图3E为根据本专利技术第三实施例的半导体元件的制造方法所绘示的流程剖面图。图4A至图4E为根据本专利技术第四实施例的半导体元件的制造方法所绘示的流程剖面图。图5A至图5E为根据本专利技术第五实施例的半导体元件的制造方法所绘示的流程剖面图。图6A至图6B为图1B中刻蚀停止层的浓度变化曲线图。图7为图2A中刻蚀停止层的浓度变化曲线图。【附图标记说明】10：基底11a：第一区11b：第二区12：开口13/23/123：第一掺杂层14/24：第二掺杂层15/25：第三掺杂层16：刻蚀停止层17：图案化的掩模层18：底部19：凸部19a：第一凸部19b：第二凸部21/121：凹槽26：掺杂结构27：隔离结构30：深阱区31a/31b/31c：阱区32a/32b/32c：源极与漏极区33a/33b/33c：栅介电层34a/34b/34c：导体层35a/35b/35c：栅极结构36：介电层37：绝缘材料层37a/37b：绝缘层38：半导体材料层38a/38b：半导体层39：叠层结构材料层39a：叠层结构39b：间隙壁39c：图案化的叠层结构39d：叠层图案40：图案化的掩模层41：间隙42：介电结构42a/42b：介电层43：沟道44：电荷储存层45/46：导体层47：导体结构48：间隙壁50：三维存储器D1：第一方向W1、W2、W3、W11、W12、W13、S1、S2、S11、S12：宽度T1、T2、T3、T11、L：厚度H：距离H1、H2、H3、H11：深度G0、G1、G2、G3：曲线具体实施方式图1A至图1F为根据本专利技术第一实施例的半导体元件的制造方法所绘示的流程剖面图。请参照图1A，提供基底10。基底10为半导体基底，例如是掺杂硅基底、未掺杂硅基底或绝缘体上覆硅(SOI)基底。掺杂硅基底的杂质可以为P型杂质、N型杂质或其组合。基底10具有第一区11a与第二区11b。在一些实施例中，第一区11a为存储单元区；第二区11b为周边区。于第二区11b的基底10中可形成深阱区30。在一些示例性实施例中，基底10为P型硅基底，深阱区30为N型深阱区。但本专利技术并不以此为限，在另一些示例性实施例中，基底10例如是N型硅基底，深阱区30例如是P型深阱区。深阱区30的深度范围例如为1.5μm～2μm。深阱区30的形成方法例如进行离子注入工艺。请继续参照图1A，接着在基底10上形成图案化的掩模层17。图案化的掩模层17具有开口12，裸露出第一区11a的部分基底10。图案化的掩模层17的材料例如是光刻胶。请参照图1B，在第一区11a的基底10中形成刻蚀控制层。在一些实施例中，刻蚀控制层为刻蚀停止层16。刻蚀停止层16可为单层或多层结构。在一些实施例中，刻蚀停止层16为单层结构，其包括第一掺杂层13。第一掺杂层13的杂质使得在后续的移除工艺中，第一掺杂层13的移除速率小于基底10的移除速率。在一些实施例中，基底10对第一掺杂层13的刻蚀选择比范围为10∶1～100∶1。图6A与图6B为图1B中刻蚀停止层16(第一掺杂层13)的浓度变化曲线图的示例。请参照图6A中的曲线G1，在一些实施例中，刻蚀停止层16的杂质浓度可以不均匀分布，例如是沿第一方向D1自上而下呈高斯分布。请参照图6B中的曲线G0，在另一些实施例中，刻蚀停止层16(第一掺杂层13)的杂质浓度可以是沿第一方向D1自上而下大致均匀分布。刻蚀停止层16(第一掺杂层13)的杂质浓度范围为1018～1023原子/立方厘米(atom/cm3)。刻蚀停止层16的形成方法包括以图案化的掩模层17为掩模，对开口12裸露出的基底10进行掺杂工艺。掺杂工艺包括离子注入工艺。刻蚀停止层16可以通过进行单次或是多次的离子注入工艺来形成。在一些实施例中，离子注入工艺使用的能量范围为1.3MeV～3.25MeV，在另一些实施例中，离子注入工艺使用的能量范围为1.2MeV～1.3MeV。在一些实施例中，在离子注入工艺之后还包括进行注入后退火工艺(post-implantanneal)，使得离子注入的杂质进一步扩散。掺杂工艺注入的杂质包括移除减速原子，例如是硼原子、氮原子、碳原子或其组合。移除减速原子是指该原子使得刻蚀停止层16的移除速率小于基底10的移除速率。第一掺杂层13位于开口12下方的基底10中，由于注入后退火工艺会使得杂质扩散，因此，第一掺杂层13的宽度W1大于开口12的宽度W2。在一些示例性实施例中，第一掺杂层13的顶面与基底10顶面的距离H的范围为1.7μm～2.7μm。在另一些例示性实施例中，距离H的范围为2.7μm～3.7μm。第一掺杂层13的厚度T1范围例如为0.02μm～0.4μm。请参照图1B及图1C，以图案化的掩模层17为掩模，以第一掺杂层13做为刻蚀停止层16，进行移除工艺，以形成凹槽21。之后移除图案化的掩模层17。移除的方式包括刻蚀。刻蚀例如是干式刻蚀、湿式刻蚀或其组合。在一些移除的方式为干式刻蚀的实施例中本文档来自技高网...

【技术保护点】
1.一种半导体元件，包括：基底，所述基底中具有凹槽；以及刻蚀停止层，位于所述基底中，环绕包覆所述凹槽的底面及部分侧壁。

【技术特征摘要】
1.一种半导体元件，包括：基底，所述基底中具有凹槽；以及刻蚀停止层，位于所述基底中，环绕包覆所述凹槽的底面及部分侧壁。2.如权利要求1所述的半导体元件，其中所述刻蚀停止层包括第一掺杂层，且所述第一掺杂层的移除速率小于所述基底的移除速率。3.如权利要求2所述的半导体元件，其中所述刻蚀停止层为多层结构，还包括第二掺杂层，位于所述第一掺杂层中，其中所述第二掺杂层的移除速率小于所述第一掺杂层的移除速率。4.如权利要求3所述的半导体元件，其中所述第二掺杂层与所述第一掺杂层包含相同的杂质，且所述第二掺杂层的杂质的浓度高于所述第一掺杂层的杂质的浓度。5.如权利要求3所述的半导体元件，其中所述第二掺杂层与所述第一掺杂层包含不同的杂质。6.如权利要求1至5中任一项...

【专利技术属性】
技术研发人员：黄启豪，杨金成，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71