半导体器件及其形成方法技术

本发明专利技术的实施例提供了半导体器件及其形成方法。一种半导体器件包括衬底、衬底上方的电介质层、嵌入电介质层中的第一电阻器元件、嵌入电介质层中的第二电阻器元件、衬底中的第一掺杂阱以及衬底中的第二掺杂阱，其中，第一掺杂阱与第一电阻器元件对准，第二掺杂阱与第二电阻器元件对准，第二掺杂阱与第一掺杂阱是非连续的。

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。
技术介绍
在半导体集成电路(IC)工业中，IC材料和设计方面的技术进步已经生产出一代又一代的IC，其中每一代具有比上一代更小和更复杂的电路。在IC发展的过程中，功能密度(即，每单位芯片面积的互连器件的数量)通常已经增加，同时几何尺寸(即，使用制造工艺可以创建的最小部件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了IC工艺和制造的复杂性。集成电路包括许多部件，例如晶体管、电容器以及电阻器。电阻器通常通过在层间电介质(ILD)层中沉积特定长度的导线而形成。可以通过控制导线的长度来设置特定电阻器的期望电阻。在一些实施例中，可以通过用多种掺杂剂掺杂导线来控制电阻。诸如那些用于电阻器的导线可以与ILD层下方的衬底形成电容耦合。例如，该衬底可以是具有在其中形成的n阱的p衬底。该n阱可以为电阻器阵列提供通用电容耦合。这种电容耦合可限制这样的电阻阵列的使用。例如，当对这样的电路进行模拟时，只有当阵列中的每个电阻器共同作用而不是单独地作用时，模拟的精确度才可以是足够的。期望具有不受这种限制的电阻器阵列。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件，包括：衬底；电介质层，位于所述衬底上方；第一电阻器元件，嵌入所述电介质层中；第二电阻器元件，嵌入所述电介质层中；第一掺杂阱，位于所述衬底中，所述第一掺杂阱与所述第一电阻器元件对准；以及第二掺杂阱，位于所述衬底中，所述第二掺杂阱与所述第二电阻器元件对准，所述第二掺杂阱与所述第一掺杂阱是非连续的。根据本专利技术的一个方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底中形成第一阱；在所述衬底中形成第二阱，所述第二阱与所述第一阱是非连续的；在所述衬底上方形成电介质层；在所述电介质层中形成第一电阻器元件，所述第一电阻器元件直接位于所述第一阱的上方；以及在所述电介质层中形成第二电阻器元件，所述第二电阻器元件直接位于所述第二阱的上方。根据本专利技术的一个方面，提供了一种由计算机系统实施的方法，所述方法包括：接收电路设计，所述电路设计包括在衬底中的多个非连续掺杂阱以及位于所述多个非连续掺杂阱的上方的多个电阻器元件，使得所述多个电阻器元件的每个均位于所述多个非连续掺杂阱中的不同的一个的上方；以及在第一电压施加至所述多个电阻器元件的第一个以及第二电压同时施加至所述多个电阻器元件的第二个，并且所述第二电压不同于所述第一电压的情况下，模拟所述电路设计的性能。根据本专利技术的一个方面，提供了一种半导体器件，包括：多个非连续掺杂阱，位于衬底中；电介质层，位于所述衬底上方；以及电阻器元件的阵列，位于所述电介质层中并且位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于所述多个非连续掺杂阱中的不同的一个的上方。根据本专利技术的一个方面，提供了一种半导体器件，包括：衬底，包括：第一阱；和第二阱，与所述第一阱是非连续的；以及电介质层，位于所述衬底上方，所述电介质层包括：第一电阻器元件，嵌入所述电介质层中，所述第一电阻器元件与所述第一阱对准；和第二电阻器元件，嵌入所述电介质层中，所述第二电阻器元件与所述第二阱对准，其中，所述第一电阻器元件是第一电路的部分，并且所述第二电阻器元件是与所述第一电路分隔开的第二电路的部分，使得可以向所述第一电阻器元件和所述第二电阻器元件施加不同的电压。根据本专利技术的一个方面，提供了一种用于制造半导体器件的方法，包括：在衬底中形成多个非连续掺杂阱；以及在所述衬底上方的电介质层中形成电阻器元件的阵列，所述电阻器元件的阵列位于所述多个非连续掺杂阱的上方，使得每个电阻器元件位于多个所述非连续掺杂阱中的不同的一个的上方。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。图1A和图1B是根据本文所述原理的一个实施例示出的在非连续阱的阵列上方的电阻器阵列的示意图。图2A和图2B是根据本文所述原理的一个实施例示出的在非连续阱和栅极结构的阵列上方的电阻器阵列的示意图。图3A和图3B是根据本文所述原理的一个实施例示出的在连续阱内的非连续阱的阵列上方的电阻器阵列的示意图。图4A和图4B是根据本文所述原理的一个实施例示出的在连续阱内的非连续阱和栅极结构的阵列上方的电阻器阵列的示意图。图5A和图5B是根据本文所述原理的一个实施例示出的在不同导电类型的非连续阱内的非连续阱的阵列上方的电阻器阵列的示意图。图6A和图6B是根据本文所述原理的一个实施例示出的在不同导电类型的非连续阱内的非连续阱和栅极结构的阵列上方的电阻器阵列的示意图。图7A和图7B是根据本文所述原理的一个实施例示出的在不同的电路配置中电阻器阵列的示意图。图8是根据本文所述原理的一个实施例示出的可用来模拟电路设计的示例性计算机系统的示意图。图9是根据本文所述原理的一个实施例示出的用于形成用于电阻器阵列的隔离的阱的示例性方法的流程图。图10是根据本文所述原理的一个实施例示出的用于模拟具有用于电阻器阵列的隔离的阱的电路设计的示例性方法的流程图。图11是根据本文所述原理的一个实施例示出的用于形成用于电阻器阵列的隔离的阱的示例性方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。如上所述，电阻器阵列通常通过位于介电层下方的衬底内的连续的阱(例如，n阱)电容耦合，其中，介电层中形成电阻器阵列。这种电容耦合可能限制电路的功能。另外，如上所述，这种电容耦合可以降低模拟的精度，其中，阵列内的不同电阻器不被同时使用。根据本文所述的原理，阵列中的电阻器之间的电容耦合可以通过在电阻器下方形成阱并且使得阱不连续来减小。换句话说，阵列中的一个电阻器下方的阱可以与阵列中相邻电阻器下方的阱隔离的。这种结构允许更灵活的电路设计以及对这种电路的更精确的模拟。图1A和1B示出在非连续阱104a、104b的阵列上方的电阻器阵列的示意图。非连续阱104a、104b也可以称为隔离的的阱104a、104b。图1A示出了衬底102，隔离的的阱104a、104b，ILD层1本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；电介质层，位于所述衬底上方；第一电阻器元件，嵌入所述电介质层中；第二电阻器元件，嵌入所述电介质层中；第一掺杂阱，位于所述衬底中，所述第一掺杂阱与所述第一电阻器元件对准；以及第二掺杂阱，位于所述衬底中，所述第二掺杂阱与所述第二电阻器元件对准，所述第二掺杂阱与所述第一掺杂阱是非连续的。

【技术特征摘要】
2017.07.11 US 15/646,9621.一种半导体器件，包括：衬底；电介质层，位于所述衬底上方；第一电阻器元件，嵌入所述电介质层中；第二电阻器元件，嵌入所述电介质层中；第一掺杂阱，位于所述衬底中，所述第一掺杂阱与所述第一电阻器元件对准；以及第二掺杂阱，位于所述衬底中，所述第二掺杂阱与所述第二电阻器元件对准，所述第二掺杂阱与所述第一掺杂阱是非连续的。2.根据权利要求1所述的半导体器件，其中，所述第一掺杂阱和所述第二掺杂阱是n阱。3.根据权利要求1所述的半导体器件，其中，所述衬底的部分将所述第一掺杂阱与所述第二掺杂阱隔开。4.一种制造半导体器件的方法，所述方法包括：在衬底中形成第一阱；在所述衬底中形成第二阱，所述第二阱与所述第一阱是非连续的；在所述衬底上方形成电介质层；在所述电介质层中形成第一电阻器元件，所述第一电阻器元件直接位于所述第一阱的上方；以及在所述电介质层中形成第二电阻器元件，所述第二电阻器元件直接位于所述第二阱的上方。5.根据权利要求4所述的方法，还包括：在所述第一阱和所述第二阱上方形成伪栅极结构。6.一种由计算机系统实施的方法，所述方法包括：接收电路设计，所述电路设计包括在衬底中的多个非连续掺杂阱以及位于所述多个非连续掺杂阱的上方的多个电阻器元件，使得所述多个电阻器元件的每个均位于所述多个非...

【专利技术属性】
技术研发人员：董雨陇，梁铭彰，陈芳，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71