避免芯片封装打线时导致金属介质层断裂的方法技术

本发明专利技术公开了一种避免芯片封装打线时导致金属介质层断裂的方法，包括：1)在金属层M1的介质层IMD1中制作通孔Via1和伪通孔Via1’；2)在介质层IMD1上沉积金属层M，接着在金属层M的介质层IMD2中制作通孔Via2和伪通孔Via2’；3)在介质层IMD2上沉积金属层Mx，接着在金属层Mx的介质层TIMD‑1中制作通孔TVia‑1；4)在介质层TIMD‑1上沉积金属层TM‑1，接着在金属层TM‑1的介质层TIMD中制作通孔Tvia1；5)在介质层TIMD上沉积金属层TM，在金属层TM上沉积钝化层，然后在钝化层上刻蚀焊盘。该方法能够有效地避免芯片封装打线时金属介质层断裂的情形的发生。

【技术实现步骤摘要】
避免芯片封装打线时导致金属介质层断裂的方法
本专利技术涉及芯片封装领域，具体地，涉及一种避免芯片封装打线时导致金属介质层断裂的方法。
技术介绍
在集成电路急速发展的今天，如何提高产品的良率成为芯片制造者研究的重点，但是在封装时造成的芯片损伤也是不能够忽略的，比如：在封装时打线的力会导致内部连线的损坏，最直接有效的方法是减小打线力，但是这样会导致封装外引线不能很好的或者牢固的连接而导致良率降低。
技术实现思路
本专利技术的目的是提供一种避免芯片封装打线时导致金属介质层断裂的方法，该方法在不要求连接金属线长度的情况下能够有效地避免芯片封装打线时金属介质层断裂的情形的发生。为了实现上述目的，本专利技术提供了一种避免芯片封装打线时导致金属介质层断裂的方法，包括：1)在金属层M1的介质层IMD1中制作通孔Via1和伪通孔Via1’；2)在介质层IMD1上沉积金属层M，接着在金属层M的介质层IMD2中制作通孔Via2和伪通孔Via2’；3)在介质层IMD2上沉积金属层Mx，接着在金属层Mx的介质层TIMD-1中制作通孔TVia-1；4)在介质层TIMD-1上沉积金属层TM-1，接着在金属层TM-1的介质层TIMD中制作通孔Tvia1；5)在介质层TIMD上沉积金属层TM，在金属层TM上沉积钝化层，然后在钝化层上刻蚀焊盘。优选地，通孔Via1和伪通孔Via1’交叉间隔设置。优选地，通孔Via2和伪通孔Via2’交叉间隔设置。优选地，钝化层为铝钝化层。优选地，焊盘上连接有外链接线。优选地，相邻通孔之间的距离与焊垫的尺寸保持一致。优选地，焊垫为铝焊垫。在上述技术方案中，本专利技术提供的避免芯片封装打线时导致金属介质层断裂的方法利用张力随距离而减小和蜂窝消力的原理，在介质层IMD1、介质层IMD2、介质层TIMD-1、介质层TIMD设置通孔或者伪通孔进而连接金属层M1、金属层M2、金属层Mx、金属层TM-1、金属层TM，从而使得金属层与介质层之间的张力减小，而避免打线力(打线力的方向为自钝化层向金属层M11自上而下的方向)对介质层造成的损伤；其中，伪通孔Via1’、伪通孔Via2’是不参与导电的，其主要作用是消除此层介质层的平面张力。本专利技术的其他特征和优点将在随后的具体实施方式部分予以详细说明。附图说明附图是用来提供对本专利技术的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本专利技术，但并不构成对本专利技术的限制。在附图中：图1是本专利技术提供的避免芯片封装打线时导致金属介质层断裂的方法的原理示意图。附图标记说明1、金属层M12、金属层M23、金属层Mx4、金属层TM-15、金属层TM6、钝化层7、通孔Via18、伪通孔Via1’9、通孔Via210、伪通孔Via2’11、通孔TVia-112、通孔Tvia1具体实施方式以下结合附图对本专利技术的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本专利技术，并不用于限制本专利技术。在本专利技术中，在未作相反说明的情况下，“上、下”等包含在术语中的方位词仅代表该术语在常规使用状态下的方位，或为本领域技术人员理解的俗称，而不应视为对该术语的限制。本专利技术提供了一种避免芯片封装打线时导致金属介质层断裂的方法，如图1所示，包括：1)在金属层M11的介质层IMD1中制作通孔Via17和伪通孔Via1’8；2)在介质层IMD1上沉积金属层M22，接着在金属层M22的介质层IMD2中制作通孔Via29和伪通孔Via2’10；3)在介质层IMD2上沉积金属层Mx3，接着在金属层Mx3的介质层TIMD-1中制作通孔TVia-111；4)在介质层TIMD-1上沉积金属层TM-14，接着在金属层TM-14的介质层TIMD中制作通孔Tvia112；5)在介质层TIMD上沉积金属层TM5，在金属层TM5上沉积钝化层6，然后在钝化层6上刻蚀焊盘。上述的避免芯片封装打线时导致金属介质层断裂的方法利用张力随距离而减小和蜂窝消力的原理，在介质层IMD1、介质层IMD2、介质层TIMD-1、介质层TIMD设置通孔或者伪通孔进而连接金属层M11、金属层M22、金属层Mx3、金属层TM-14、金属层TM5，从而使得金属层与介质层之间的张力减小，而避免打线力(打线力的方向为自钝化层6向金属层M11自上而下的方向)对介质层造成的损伤；其中，伪通孔Via1’8、伪通孔Via2’10是不参与导电的，其主要作用是消除此层介质层的平面张力。在本专利技术中，通孔Via17和伪通孔Via1’8的位置关系以及分布密度可以在宽的范围内选择，但是为了进一步提高通孔Via17和伪通孔Via1’8在消除介质层的平面张力以及介质层和金属层之间的张力，优选地，通孔Via17和伪通孔Via1’8交叉间隔设置。同理，在本专利技术中，通孔Via29和伪通孔Via2’10的位置关系以及分布密度可以在宽的范围内选择，但是为了进一步提高通孔Via29和伪通孔Via2’10在消除介质层的平面张力以及介质层和金属层之间的张力，优选地，通孔Via29和伪通孔Via2’10交叉间隔设置。在本专利技术中，钝化层6的材质可以在宽的范围内选择，但是为了提高钝化层6的钝化效果，优选地，钝化层6为铝钝化层。在上述实施方式的基础上，为了进一步便于焊盘与其他元件之间的连接，优选地，焊盘上连接有外链接线。在上述实施方式的基础上，通孔的分布密度可以在宽的范围内选择，但是为了进一步提高通孔在消除张力上的作用，优选地，相邻通孔之间的距离与焊垫的尺寸保持一致。最后，焊垫的材质可以在宽的范围内选择，但是为了进一步提高焊垫的焊接效果，优选地，焊垫为铝焊垫。以上结合附图详细描述了本专利技术的优选实施方式，但是，本专利技术并不限于上述实施方式中的具体细节，在本专利技术的技术构思范围内，可以对本专利技术的技术方案进行多种简单变型，这些简单变型均属于本专利技术的保护范围。另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本专利技术对各种可能的组合方式不再另行说明。此外，本专利技术的各种不同的实施方式之间也可以进行任意组合，只要其不违背本专利技术的思想，其同样应当视为本专利技术所公开的内容。本文档来自技高网...

【技术保护点】
1.一种避免芯片封装打线时导致金属介质层断裂的方法，其特征在于，包括：1)在金属层M1(1)的介质层IMD1中制作通孔Via1(7)和伪通孔Via1’(8)；2)在所述介质层IMD1上沉积金属层M2(2)，接着在所述金属层M2(2)的介质层IMD2中制作通孔Via2(9)和伪通孔Via2’(10)；3)在所述介质层IMD2上沉积金属层Mx(3)，接着在所述金属层Mx(3)的介质层TIMD‑1中制作通孔TVia‑1(11)；4)在所述介质层TIMD‑1上沉积金属层TM‑1(4)，接着在所述金属层TM‑1(4)的介质层TIMD中制作通孔Tvia(12)；5)在所述介质层TIMD上沉积金属层TM(5)，在所述金属层TM(5)上沉积钝化层(6)，然后在所述钝化层(6)上刻蚀焊盘。

【技术特征摘要】
1.一种避免芯片封装打线时导致金属介质层断裂的方法，其特征在于，包括：1)在金属层M1(1)的介质层IMD1中制作通孔Via1(7)和伪通孔Via1’(8)；2)在所述介质层IMD1上沉积金属层M2(2)，接着在所述金属层M2(2)的介质层IMD2中制作通孔Via2(9)和伪通孔Via2’(10)；3)在所述介质层IMD2上沉积金属层Mx(3)，接着在所述金属层Mx(3)的介质层TIMD-1中制作通孔TVia-1(11)；4)在所述介质层TIMD-1上沉积金属层TM-1(4)，接着在所述金属层TM-1(4)的介质层TIMD中制作通孔Tvia(12)；5)在所述介质层TIMD上沉积金属...

【专利技术属性】
技术研发人员：王晓云，杜正宽，范宇平，
申请(专利权)人：安徽信息工程学院，
类型：发明
国别省市：安徽,34