半导体存储装置的纠错电路、半导体存储装置及存储系统制造方法及图纸

一种包括存储单元阵列的半导体存储装置的纠错电路，纠错电路包括存储纠错码的纠错码存储器以及纠错码引擎。所述纠错码由生成矩阵表示。所述纠错码引擎使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制其中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。也提供一种半导体存储装置及存储系统。

Error Correction Circuit, Semiconductor Storage Device and Storage System of Semiconductor Storage Device

An error correction circuit of a semiconductor storage device including a memory cell array includes an error correction code memory storing error correction codes and an error correction code engine. The error correction code is represented by a generating matrix. The error correction code engine uses the error correction code to generate the first parity data based on the master data, and uses the first parity data to correct at least one error bit in the master data read from the storage unit array. The main data includes a plurality of data bits, which are divided into a plurality of subcode word groups. The error correction code comprises a plurality of column vectors, which are divided into a plurality of code groups corresponding to the sub-code word groups. The column vectors have elements configured to limit the position of a subcode word group in which error correction bits occur, which are generated by the error bits in the master data. A semiconductor storage device and a storage system are also provided.

【技术实现步骤摘要】
半导体存储装置的纠错电路、半导体存储装置及存储系统[相关申请的交叉参考]本申请主张在2017年7月6日提出申请的韩国专利申请第10-2017-0085809号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
本公开的示例性实施例涉及存储装置，且更具体来说，涉及半导体存储装置的纠错电路、包括所述纠错电路的半导体存储装置及包括所述半导体存储装置的存储系统。
技术介绍
半导体存储装置可被分类为例如闪存存储装置等非易失性存储装置及例如动态随机存取存储(dynamicrandomaccessmemory，DRAM)装置等易失性存储装置。动态随机存取存储装置由于运算速度高及具有成本效率而常常用于系统存储器。由于动态随机存取存储装置的制作设计规则持续减小，因此动态随机存取存储装置中的存储单元的位错误可能会增大，且动态随机存取存储装置的良率可能会降低。
技术实现思路
本公开的示例性实施例提供一种能够提高性能及可靠性的半导体存储装置的纠错电路、包括所述纠错电路的半导体存储装置及包括所述半导体存储装置的存储系统。根据本公开的示例性实施例，一种包括存储单元阵列的半导体存储装置的纠错电路包括存储纠错码(errorcorrectioncode，ECC)的纠错码存储器以及纠错码引擎。所述纠错码由生成矩阵(generationmatrix)表示。所述纠错码引擎被配置成使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制所述多个子码字群组中出现误纠正位的子码字群组的位置的元素。所述误纠正位是由于所述主数据中的错误位而产生的。根据本公开的示例性实施例，一种半导体存储装置包括存储单元阵列，所述存储单元阵列包括多个存储体阵列。所述多个存储体阵列中的每一者包括正常单元区及冗余单元区，所述正常单元区存储主数据，所述冗余单元区存储与所述主数据相关联的第一奇偶校验数据。所述半导体存储装置还包括纠错电路，所述纠错电路被配置成使用纠错码(ECC)、基于所述主数据来产生所述第一奇偶校验数据，并使用所述第一奇偶校验数据纠正所述主数据中的至少一个错误位。所述纠错码是由生成矩阵表示。所述半导体存储装置还包括控制逻辑电路，所述控制逻辑电路被配置成基于命令及地址来控制所述纠错电路。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制所述多个子码字群组中出现误纠正位的子码字群组的位置的元素。所述误纠正位是由于所述主数据中的错误位而产生的。根据本公开的示例性实施例，一种存储系统包括：存储器模块，包括多个数据存储器及至少一个奇偶校验存储器；以及存储器控制器，被配置成控制所述多个数据存储器及所述至少一个奇偶校验存储器。所述多个数据存储器中的每一者包括存储单元阵列及纠错电路，所述存储单元阵列存储与多个突发长度对应的数据集以及基于所述数据集而产生的第一奇偶校验数据，所述纠错电路被配置成使用第一纠错码(ECC)、基于所述数据集来产生所述第一奇偶校验数据。所述数据集包括多个数据位，所述多个数据位被划分成多个子码字群组。所述第一纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制所述多个子码字群组中出现误纠正位的子码字群组的位置的元素。所述误纠正位是由于所述数据集中的错误位而产生的。根据本公开的示例性实施例，一种操作包括存储单元阵列的半导体存储装置的方法包括：将纠错码(ECC)存储在设置在半导体存储装置的纠错电路中的纠错码存储器中。纠错码的数据格式是生成矩阵。所述方法还包括由设置在纠错电路中的纠错码引擎使用纠错码、基于主数据来产生第一奇偶校验数据。所述方法还包括由纠错码引擎使用所述第一奇偶校验数据来纠正所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组，且所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制所述多个子码字群组中出现误纠正位的子码字群组的位置的元素。所述误纠正位是由于所述主数据中的错误位而产生的。根据本公开的示例性实施例，纠错码由生成矩阵表示且包括多个列向量，且所述列向量被划分成分别与第一子码字群组到第四子码字群组对应的第一码群组到第四码群组。所述列向量具有被配置成限制其中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由所述主数据中的错误位而产生的。因此，与纠错相关的性能及可靠性可得到提高。附图说明通过参照附图详细阐述本公开的示例性实施例，本公开的以上及其他特征将变得更显而易见。图1是示出根据本公开示例性实施例的存储系统的方块图。图2A示出根据本公开示例性实施例的与图1所示存储系统中的多个突发长度对应的数据集。图2B示出根据本公开示例性实施例的与多个突发长度对应的第二奇偶校验数据，所述多个突发长度被提供到图1所示存储系统中的奇偶校验存储器或从所述奇偶校验存储器输出。图2C是示意性地示出根据本公开示例性实施例的图1所示存储系统中由N位数据构成的结构的图。图3是示出根据本公开示例性实施例的图1所示存储器控制器中的奇偶校验产生器的方块图。图4是示出根据本公开示例性实施例的图1所示存储器控制器中的奇偶校验器(paritychecker)的方块图。图5是示出根据本公开示例性实施例的图1所示存储器模块中的数据存储器中的一个数据存储器的方块图。图6是根据本公开示例性实施例的图5所示存储单元的示例性实现方式的电路图。图7示出根据本公开示例性实施例的图5所示数据存储器中的第一存储体阵列的实例。图8是示出根据本公开示例性实施例的图5所示数据存储器中的纠错电路的方块图。图9是示出根据本公开示例性实施例的图8所示纠错电路中的纠错码解码器的方块图。图10示出根据本公开示例性实施例的图8所示纠错电路中使用的纠错码、数据位、及奇偶校验位的关系。图11A至图11D示出根据本公开示例性实施例的图10中的码群组。图12示出根据本公开示例性实施例的图5所示数据存储器中的第一存储体阵列、输入输出门控电路、及纠错电路。图13示出根据本公开示例性实施例的图1所示存储器模块中的奇偶校验存储器中的第一存储体阵列、输入/输出门控电路及纠错电路。图14示出根据本公开示例性实施例在图1所示存储器模块中以列组(rank)为单位执行纠错操作。图15示出根据本公开示例性实施例在图1所示存储器模块中以列组为单位执行纠错操作。图16示出根据本公开示例性实施例从图5所示数据存储器中的存储单元阵列读取的主数据的配置。图17示出根据本公开示例性实施例从图5所示数据存储器中的存储单元阵列读取的主数据的配置。图18示出根据本公开示例性实施例的与图16中的错误位对应的列向量的逐位异或(XOR)运算的结果。图19示出根据本公开示例性实施例的图11A所示第一码群组中的列向量中的一者与其他列向量中的每本文档来自技高网...

【技术保护点】
1.一种半导体存储装置的纠错电路，所述半导体存储装置包括存储单元阵列，其特征在于，所述纠错电路包括：纠错码存储器，存储纠错码，其中所述纠错码由生成矩阵表示；以及纠错码引擎，被配置成使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位，其中所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组；其中所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组，且其中所述列向量具有被配置成限制所述多个子码字群组中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。

【技术特征摘要】
2017.07.06 KR 10-2017-00858091.一种半导体存储装置的纠错电路，所述半导体存储装置包括存储单元阵列，其特征在于，所述纠错电路包括：纠错码存储器，存储纠错码，其中所述纠错码由生成矩阵表示；以及纠错码引擎，被配置成使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位，其中所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组；其中所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组，且其中所述列向量具有被配置成限制所述多个子码字群组中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。2.根据权利要求1所述的纠错电路，其特征在于，所述错误位包括第一错误位及第二错误位；且当所述子码字群组中的一个子码字群组包括所述第一错误位及所述第二错误位时，所述码群组中与所述一个子码字群组对应的第一码群组包括多个第一列向量，所述多个第一列向量被配置成使得所述多个第一列向量中两个不同的列向量的逐位异或运算的结果不同于所述码群组中的所述列向量中的每一者。3.根据权利要求1所述的纠错电路，其特征在于，所述错误位包括第一错误位及第二错误位；以及当所述子码字群组中的第一子码字群组包括所述第一错误位且所述子码字群组中与所述第一子码字群组不同的第二子码字群组包括所述第二错误位时，所述码群组中与所述第一子码字群组对应的第一码群组包括多个第一列向量，且所述码群组中与所述第二子码字群组对应的第二码群组包括多个第二列向量，其中所述多个第一列向量及所述多个第二列向量被配置成使得所述第一列向量中的每一者与所述第二列向量中的每一者的逐位异或运算的结果不同于所述码群组中的所述列向量中的每一者。4.根据权利要求1所述的纠错电路，其特征在于，所述错误位包括第一错误位及第二错误位；且当所述子码字群组中的第一子码字群组包括所述第一错误位且所述子码字群组中与所述第一子码字群组不同的第二子码字群组包括所述第二错误位时，所述码群组中与所述第一子码字群组对应的第一码群组包括多个第一列向量，且所述码群组中与所述第二子码字群组对应的第二码群组包括多个第二列向量，其中所述多个第一列向量及所述多个第二列向量被配置成使得所述第一列向量中的每一者与所述第二列向量中的每一者的逐位异或运算的结果与除所述第一码群组及所述第二码群组以外的所述码群组中的所述列向量中的一者匹配。5.根据权利要求1所述的纠错电路，其特征在于，所述主数据包括2p位的所述数据位，其中p是等于或大于七的整数；所述第一奇偶校验数据包括(p+1)位奇偶校验位；所述纠错码是单纠错码；所述子码字群组包括第一子码字群组到第四子码字群组，且所述第一子码字群组到所述第四子码字群组中的每一者包括2p-2个位；以及所述码群组包括分别与所述第一子码字群组到所述第四子码字群组对应的第一码群组到第四码群组。6.根据权利要求5所述的纠错电路，其特征在于，所述第一码群组到所述第四码群组中的每一者包括第一列向量到第2p-2列向量；且所述第一列向量到第2p-2列向量中的每一者包括(p+1)个元素。7.根据权利要求1所述的纠错电路，其特征在于，所述纠错电路使用所述纠错码来纠正所述主数据的q个错误位，其中q是大于零的整数；以及所述码群组中的所述列向量具有使得所述多个子码字群组中包括由所述主数据的(q+1)个错误位产生的误纠正位的子码字群组不同于所述多个子码字群组中包括所述(q+1)个错误位的至少一个子码字群组的元素。8.根据权利要求1所述的纠错电路，其特征在于，所述纠错码引擎包括：纠错码编码器，被配置成在所述半导体存储装置的写入操作中使用所述纠错码对所述主数据执行纠错码编码操作，以产生所述第一奇偶校验数据；以及纠错码解码器，被配置成在所述半导体存储装置的读取操作中使用所述纠错码、基于所述第一奇偶校验数据对所述主数据执行纠错码解码操作。9.根据权利要求8所述的纠错电路，其特征在于，所述纠错码解码器包括：校验位产生器，被配置成使用所述纠错码、基于所述主数据来产生校验位；校验子产生器，被配置成基于所述校验位与所述第一奇偶校验数据的比较来产生校验子数据；以及数据纠正器，被配置成纠正所述主数据中的所述至少一个错误位。10.一种半导体存储装置，其特征在于，包括：存储单元阵列，包括多个存储体阵列，其中所述多个存储体阵列中的每一者包括正常单元区及冗余单元区，所述正常单元区存储主数据，所述冗余单元区存储与所述主数据相关联的第一奇偶校验数据；纠错电路，被配置成使用纠错码、基于所述主数据来产生所述第一奇偶校验数据，并使用所述第一奇偶校验数据纠正所述主数据中的至少一个错误位，其中所述纠错码是由生成矩阵表示；以及控制逻辑电路，被配置成基于命令及地址来控制所述纠错电路，其中所述主数据包括多个数据位，所述多个数据...

【专利技术属性】
技术研发人员：车相彦，金明五，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR