神经形态多位式数字权重单元制造技术

本发明专利技术提供一种神经形态多位式数字权重单元，被配置成存储人工神经网络中的神经元的一系列潜在权重。所述神经形态多位式数字权重单元包括并联单元，所述并联单元包括一系列无源电阻器以及一系列门控晶体管，所述一系列无源电阻器是并联的。所述一系列门控晶体管中的每一个门控晶体管与所述一系列无源电阻器中的一个无源电阻器串联。所述神经形态多位式数字权重单元还包括：一系列编程输入线，所述一系列编程输入线连接到所述一系列门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。如此可使得准确性更好且与具有权重的不均匀分布的神经形态多位式数字权重单元相比为实现相同的准确性所需的神经元数目更少。

Neural Morphological Multi-bit Digital Weighting Unit

The invention provides a neuromorphological multi-bit digital weight unit configured to store a series of potential weights of neurons in an artificial neural network. The neuromorphological multi-bit digital weight unit comprises a parallel unit comprising a series of passive resistors and a series of gated transistors, the series of passive resistors are in parallel. Each gate transistor in the series of gate transistors is connected in series with one passive resistor in the series of passive resistors. The neuromorphological multi-bit digital weight unit also includes a series of programming input lines connected to the series of gated transistors, an input terminal connected to the parallel unit, and an output terminal connected to the parallel unit. In this way, the accuracy is better and the number of neurons needed to achieve the same accuracy is less than that of the multi-position digital weighting unit with uneven distribution of weights.

【技术实现步骤摘要】
神经形态多位式数字权重单元[相关申请的交叉参考]本申请主张在2017年7月5日提出申请且名称为“使用铁电场效应晶体管的多位式SoC兼容神经形态权重单元(Multi-Bit,SoC-CompatibleNeuromorphicWeightCellUsingFerroelectricFETs)”的美国临时申请第62/528,856号的优先权及权利、以及在2017年11月7日提出申请且名称为“使用铁电场效应晶体管的多位式SoC兼容神经形态权重单元(Multi-Bit,SoC-CompatibleNeuromorphicWeightCellUsingFerroelectricFETs)”的美国申请第15/806,259号的优先权及权利，所述美国临时申请及美国申请的全部内容并入本申请供参考。
本申请大体来说涉及对人工神经网络中的神经元的权重的存储。
技术介绍
涉及深度学习人工神经网络(artificialneuralnetwork，ANN)的应用越来越普遍地用于各种任务，例如图像识别、自然语言处理以及各种图案匹配及分类任务。人工神经网络包括多层神经元，且每一层的神经元的输出连接到下一层的所有的神经元输入(x1到xn)。如图1所示，各神经元之间的每一连接均具有与所述连接相关联的“权重”(w1j到wnj)。每一个神经元的激活是通过以下来计算：对神经元的输入(x1到xn)执行加权求和；以及利用转移函数将加权输入的线性组合转移到阈限激活函数(f(S))中。也就是说，人工神经网络的关键的计算元件执行一组输入信号与一组权重的乘法，然后进行求和(例如，输入信号的线性组合)，所述和接着由比较器进行阈限。已提出模拟神经元来作为执行在人工神经网络中执行的乘法与加法运算的快速且高效的方法。在本地(即，在神经元-神经元连接本地)存储权重对于高效地执行人工神经网络的乘法与加法运算而言至关重要。一些现有技术系统利用模拟存储器元件来存储神经元权重，其中模拟存储器元件的电导(conductance)表示权重。电导越高，权重越大，且因此利用所述电导的神经元输入的影响越大。然而，模拟权重带来显著的硬件设计挑战，这是因为模拟权重部分地因通常利用的非易失性存储器(non-volatilememory，NVM)元件(例如，闪存、相变存储器(phase-changememory，PCM)、氧化物系电阻式存储器(oxide-basedresistivememory，OxRAM)、导电桥接随机存取存储器(conductivebridgingRAM，CBRAM)、或忆阻器)的非线性性质而难以精确地编程。另外，非易失性存储器元件或编程电路中的工艺变化意味着每一元件必须在用于感测编程等级(即，权重)的反馈环路中进行编程。因此，如果利用模拟权重，则必须在芯片上实施复杂的迭代算法，此会导致电路复杂性、大小及能量需求明显增大。另外，一些相关领域存储器单元包括与无源电阻器元件串联的非易失性存储器元件以将通过无源电阻器的电流路径激活及去激活。然而，提供与无源电阻器元件串联的非易失性存储器元件会导致量化电阻(即，倒数权重(inverseweight))的均匀分布，且因此会导致权重的不均匀分布。举例来说，包括与无源电阻元件串联的非易失性存储器元件的一些现有技术存储器单元可倾向于生成更多接近零的权重。另外，这些现有技术存储器单元可适用于垂直与非工艺(verticalNANDprocess，V-NANDprocess)的高密度集成，但不太适用于使用系统级芯片(systemonchip，SoC)CMOS工艺进行的集成。
技术实现思路
本公开涉及被配置成存储人工神经网络(ANN)中的神经元的一系列潜在权重的神经形态多位式数字权重单元的各种实施例。在一个实施例中，神经形态多位式数字权重单元包括并联单元，所述并联单元包括一系列无源电阻器以及一系列门控晶体管，所述一系列无源电阻器是并联的。所述一系列门控晶体管中的每一个门控晶体管与所述一系列无源电阻器中的一个无源电阻器串联。所述神经形态多位式数字权重单元还包括：一系列编程输入线，所述一系列编程输入线连接到所述一系列门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。所述一系列无源电阻器中的第一无源电阻器可具有第一电阻且所述一系列无源电阻器中的第二无源电阻器可具有第二电阻，所述第二电阻为所述第一电阻的一半。所述一系列无源电阻器中的第三无源电阻器可具有第三电阻，所述第三电阻为所述第二电阻的一半。所述神经形态多位式数字权重单元可具有由定义的总电导，其中bi是位i的布尔值且G0是所述神经形态多位式数字权重单元的最小电导。所述神经形态多位式数字权重单元可被配置成产生均匀分布的一系列潜在电导，且所述潜在权重与所述潜在电导成比例。所述一系列无源电阻器中的每一个无源电阻器可为具有经n掺杂的沟道以及经n+掺杂的源极区及经n+掺杂的漏极区的无门控鳍型场效应晶体管(Fin-typefieldeffecttransistor，FinFET)。所述无门控鳍型场效应晶体管中的每一者的掺杂浓度可介于近似1018cm-3与近似1019cm-3之间，且可使用As或P掺杂对所述无门控鳍型场效应晶体管中的每一者进行掺杂。所述无门控鳍型场效应晶体管中的每一者的沟道长度可为近似30nm，且所述无门控鳍型场效应晶体管中的每一者的掺杂浓度可为近似6*1018cm-3。所述无门控鳍型场效应晶体管中的每一者的总长度可跨越多于一个接触聚间距(contactedpolypitch，CPP)。所述一系列无源电阻器中的每一个无源电阻器可包括一系列无门控鳍型场效应晶体管。所述一系列门控晶体管中的每一个门控晶体管可为标准核心逻辑晶体管。所述标准核心逻辑晶体管可为鳍型场效应晶体管或栅极环绕场效应晶体管(gateallaroundfieldeffecttransistor，GAAFET)。所述一系列门控晶体管中的每一个门控晶体管可为铁电场效应晶体管(ferroelectricFET，FeFET)。所述铁电场效应晶体管包括铁电电容器(ferroelectriccapacitor，FeCap)及下层的场效应晶体管。所述铁电电容器连接到所述下层的场效应晶体管的栅极。所述铁电电容器可包括一对氮化钛(TiN)电极及位于所述一对TiN电极之间的氧化铪锆(HfZrO2)铁电层。在所述神经形态多位式数字权重单元的后道工艺中，每一个铁电场效应晶体管的铁电电容器可处于金属层处。所述金属层可为最下部金属布线层。在所述神经形态多位式数字权重单元的后道工艺中，每一个铁电场效应晶体管的所述铁电电容器可处于绝缘层处。所述绝缘层可为最下部绝缘层。所述神经形态多位式数字权重单元还可包括：选择器线，连接到所述一系列编程输入线；以及一系列选择器晶体管，位于所述选择器线与所述一系列编程输入线之间的接合处。提供本
技术实现思路
是为了介绍以下将在详细说明中进一步阐述的本公开实施例的一系列特征及概念。本
技术实现思路
并非旨在识别所主张主题的关键或重要特征，也并非旨在用于限制所主张主题的范围。可将所述特征中的一者或多者与一个或多个其他所述特征进行组合来提供可行装置。附图说明通过在结合以下图式来参照以下详细说明，本公开实施例的这些及其本文档来自技高网...

【技术保护点】
1.一种神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元被配置成存储人工神经网络中的神经元的多个潜在权重，所述神经形态多位式数字权重单元包括：并联单元，包括：并联的多个无源电阻器；以及多个门控晶体管，所述多个门控晶体管中的每一个门控晶体管与所述多个无源电阻器中的一个无源电阻器串联；多条编程输入线，连接到所述多个门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。

【技术特征摘要】
2017.07.05 US 62/528,856;2017.11.07 US 15/806,2591.一种神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元被配置成存储人工神经网络中的神经元的多个潜在权重，所述神经形态多位式数字权重单元包括：并联单元，包括：并联的多个无源电阻器；以及多个门控晶体管，所述多个门控晶体管中的每一个门控晶体管与所述多个无源电阻器中的一个无源电阻器串联；多条编程输入线，连接到所述多个门控晶体管；输入端子，连接到所述并联单元；以及输出端子，连接到所述并联单元。2.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的第一无源电阻器具有第一电阻且所述多个无源电阻器中的第二无源电阻器具有第二电阻，所述第二电阻为所述第一电阻的一半。3.根据权利要求2所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的第三无源电阻器具有第三电阻，所述第三电阻为所述第二电阻的一半。4.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元具有由定义的总电导，其中bi是位i的布尔值且G0是所述神经形态多位式数字权重单元中的最小电导。5.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述神经形态多位式数字权重单元被配置成产生均匀分布的多个潜在电导，且其中所述多个潜在权重与所述潜在电导成比例。6.根据权利要求1所述的神经形态多位式数字权重单元，其特征在于，所述多个无源电阻器中的每一个无源电阻器是具有经n掺杂的沟道以及经n+掺杂的源极区及经n+掺杂的漏极区的无门控鳍型场效应晶体管。7.根据权利要求6所述的神经形态多位式数字权重单元，其特征在于，每一个所述无门控鳍型场效应晶体管的掺杂浓度介于1018cm-3与1019cm-3之间，且其中使用砷或磷掺杂对每一个所述无门控鳍型场效应晶体管进行掺杂。8.根据权利要求6所述的神经形态多位式数字权重...

【专利技术属性】
技术研发人员：玻那·乔斯·哦拉都比，洪俊顾，雷维基·森古普塔，提塔许·瑞许特，乔治·亚德里安·凯特尔，麦克·史帝芬·罗德尔，莱恩·麦可·海雀，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR