半导体结构及其形成方法技术

技术编号:20114599 阅读:27 留言:0更新日期:2019-01-16 11:32
本发明专利技术提供一种半导体结构及其形成方法,方法包括:提供衬底;在所述衬底上形成栅极结构和介质层,所述栅极结构侧壁表面具有侧墙,所述栅极结构两侧的衬底中具有源漏掺杂区,所述介质层位于所述衬底上,且覆盖所述侧墙侧壁;在所述介质层中形成源漏插塞,所述源漏插塞连接所述源漏掺杂区;去除至少部分所述侧墙,在所述介质层中形成隔离开口;在所述隔离开口中形成隔离结构,所述隔离结构的介电常数小于所述侧墙的介电常数。所述栅极结构与源漏插塞,以及位于所述源漏插塞和所述栅极结构之间的隔离结构形成源漏电容。所述隔离结构的介电常数较小,所述源漏电容的电容值较小,从而能够降低所形成半导体结构的寄生电容,改善半导体结构性能。

Semiconductor Structure and Its Formation Method

The invention provides a semiconductor structure and a forming method thereof, which includes: providing a substrate; forming a gate structure and a dielectric layer on the substrate; having a side wall on the side wall surface of the gate structure; having a source-drain doping area in the substrate on both sides of the gate structure; the dielectric layer is located on the substrate and covers the side wall of the side wall; and forming a source-drain insertion in the dielectric layer. The source-drain plug connects the source-drain doping region; removes at least part of the side wall to form an isolation opening in the dielectric layer; and forms an isolation structure in the isolation opening, in which the dielectric constant of the isolation structure is less than the dielectric constant of the side wall. The gate structure, the source-drain plug and the isolation structure between the source-drain plug and the gate structure form the source-drain capacitance. The isolation structure has a smaller dielectric constant and a smaller capacitance value of the source and drain capacitors, thereby reducing the parasitic capacitance of the formed semiconductor structure and improving the performance of the semiconductor structure.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
,尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展,半导体器件朝着更高的元件密度,以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用,因此随着半导体器件的元件密度和集成度的提高,晶体管的尺寸也越来越小。晶体管的结构包括:衬底;位于衬底上的栅极结构;位于所述栅极结构侧壁表面的侧墙;位于所述侧墙两侧衬底中的源漏掺杂区;位于所述栅极结构和所述源漏掺杂区上的介质层;位于所述介质层中的源漏插塞,所述源漏插塞连接所述源漏掺杂区。其中,所述源漏插塞、栅极结构以及位于所述源漏插塞和栅极结构之间的侧墙形成电容。如果所述电容的电容值较大,则所述晶体管的寄生电容较大,容易增加晶体管的RC延迟效应,降低半导体结构的性能。然而,现有技术形成的半导体结构的寄生电容较大、半导体结构的性能较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法,以减小半导体结构的寄生电容、改善半导体结构的性能。为解决上述问题,本专利技术提供一种半导体结构的形成方法,包括:提供衬底;在所述衬底上形成栅极结构和介质层,所述栅极结构侧壁表面具有侧墙,所述栅极结构两侧的衬底中具有源漏掺杂区,所述介质层位于所述衬底上,且覆盖所述侧墙侧壁;在所述介质层中形成源漏插塞,所述源漏插塞连接所述源漏掺杂区;去除至少部分所述侧墙,在所述介质层中形成隔离开口;在所述隔离开口中形成隔离结构,所述隔离结构的介电常数小于所述侧墙的介电常数。可选的,所述侧墙的材料为氮化硅,所述隔离结构的材料包括氧化硅、氮氧化硅或低k介质材料;所述低k介质材料包括:碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料。可选的,去除所述侧墙的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。可选的,所述隔离结构包括:位于所述隔离开口侧壁和底部表面的保型层;覆盖所述保型层的隔离材料层;形成所述隔离结构的步骤包括:在所述隔离开口侧壁和底部表面形成保型层;形成所述保型层之后,在所述隔离开口中形成隔离材料层。可选的,形成所述保型层的工艺包括原子层沉积工艺。可选的,所述保型层与所述隔离材料层之间具有空隙。可选的,形成所述隔离材料层的工艺包括化学气相沉积工艺。可选的,还包括:形成源漏插塞之前,去除部分栅极结构,形成栅极开口;在所述栅极开口中形成隔离结构。可选的,还包括:在所述栅极开口中的隔离结构上形成金属层。可选的,形成源漏插塞之后,在所述栅极开口中形成隔离结构;所述形成方法还包括:形成所述源漏插塞之前,在所述栅极开口中形成保护层;形成所述源漏插塞之后,形成所述隔离结构之前,去除所述保护层。可选的,形成源漏插塞之前,在所述栅极开口中形成隔离结构。可选的,形成所述源漏插塞之后,去除所述侧墙。可选的,形成所述源漏插塞之前,去除所述侧墙;形成所述源漏插塞之前,在所述隔离开口中形成隔离结构。可选的,所述介质层的材料包括氮化硅、氧化硅、氮氧化硅或低k介质材料;所述低k介质材料包括:碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料;所述隔离结构的材料包括氧化硅、氮氧化硅、碳掺杂的氧化硅或低k介质材料;所述低k介质材料包括:氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料;所述介质层与所述隔离结构的材料不相同。可选的,形成所述栅极结构、介质层和侧墙的步骤包括:在所述衬底上形成伪栅极结构;在所述伪栅极结构侧壁形成侧墙;在所述衬底上形成介质层,所述介质层覆盖所述侧墙侧壁;去除所述伪栅极结构,在所述介质层中形成伪栅极开口;在所述伪栅极开口中形成栅极结构。相应的,本专利技术还提供一种半导体结构,其特征在于,包括:衬底;位于所述衬底上的栅极结构;位于所述栅极结构两侧衬底中的源漏掺杂区;位于所述衬底上的介质层,所述介质层覆盖所述栅极结构侧壁;位于所述介质层中的源漏插塞,所述源漏插塞连接所述源漏掺杂区,所述源漏插塞与所述栅极结构之间具有隔离开口;位于所述隔离开口中的隔离结构。可选的,所述隔离结构的材料包括氧化硅、氮氧化硅或低k介质材料,所述低k介质材料包括:碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料。可选的,所述隔离结构包括:覆盖所述隔离开口侧壁和底部的保型层;覆盖所述保型层的隔离材料层。可选的,所述隔离材料层与所述保型层之间具有空隙。可选的,所述介质层中具有栅极开口,所述栅极开口暴露出所述栅极结构顶部;所述隔离结构还位于所述栅极开口中;所述半导体结构还包括:位于所述栅极开口中的隔离结构上的金属层。与现有技术相比,本专利技术的技术方案具有以下优点:本专利技术技术方案提供的半导体结构的形成方法中,所述栅极结构与源漏插塞,以及位于所述源漏插塞和所述栅极结构之间的隔离结构构成源漏电容。所述隔离结构的介电常数小于所述侧墙的介电常数,则所述隔离结构的介电常数较小,所述源漏电容的电容值较小,从而能够降低所形成半导体结构的寄生电容,改善半导体结构性能。进一步,形成保型层的工艺包括原子层沉积工艺。原子层沉积工艺形成的保型层的阶梯覆盖性好,能够防止保型层与所述栅极结构之间形成空隙,从而防止空隙中的空气腐蚀所述栅极结构。进一步,隔离材料与所述保型层之间具有空隙。所述空隙能够降低所述隔离结构的介电常数,进一步降低所形成半导体结构的寄生电容,改善半导体结构的性能。进一步,在所述栅极开口中形成隔离结构,则所述栅极、隔离结构和位于所述隔离结构上的金属层构成栅极电容。所述隔离结构的介电常数较小,则所述栅极电容较小,从而能够进一步降低寄生电容,改善所形成半导体结构的性能。本专利技术的技术方案提供的半导体结构中,所述栅极结构与源漏插塞,以及位于所述源漏插塞和所述栅极结构之间的隔离结构构成源漏电容。所述隔离结构的介电常数小于所述侧墙的介电常数,则所述隔离结构的介电常数较小,所述源漏电容的电容值较小,从而能够降低所形成半导体结构的寄生电容,改善半导体结构性能。附图说明图1是一种半导体结构的结构示意图;图2至图12是本专利技术半导体结构的形成方法一实施例各步骤的结构示意图。具体实施方式半导体结构的形成方法存在诸多问题,例如:半导体结构的寄生电容较大、性能较差。现结合一种半导体结构,分析所述半导体结构的寄生电容较大、性能较差的原因:图1是一种半导体结构的结构示意图。请参考1,所述半导体结构包括:衬底100,所述衬底100上具有鳍部101;位于所述鳍部101之间衬底100上的隔离结构102,所述隔离结构102覆盖所述鳍部101部分侧壁;横跨所述鳍部101的栅极结构140,所述栅极结构140侧壁具有侧墙142;位于所述侧墙142两侧鳍部101中的源漏掺杂层120;位于所述鳍部101上的介质层112,所述介质层112覆盖所述侧墙142侧壁;位于所述介质层112中的插塞110,所述插塞110连接所述源漏掺杂层120。其中,所本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法,其特征在于,包括:提供衬底;在所述衬底上形成栅极结构和介质层,所述栅极结构侧壁表面具有侧墙,所述栅极结构两侧的衬底中具有源漏掺杂区,所述介质层位于所述衬底上,且覆盖所述侧墙侧壁;在所述介质层中形成源漏插塞,所述源漏插塞连接所述源漏掺杂区;去除至少部分所述侧墙,在所述介质层中形成隔离开口;在所述隔离开口中形成隔离结构,所述隔离结构的介电常数小于所述侧墙的介电常数。

【技术特征摘要】
1.一种半导体结构的形成方法,其特征在于,包括:提供衬底;在所述衬底上形成栅极结构和介质层,所述栅极结构侧壁表面具有侧墙,所述栅极结构两侧的衬底中具有源漏掺杂区,所述介质层位于所述衬底上,且覆盖所述侧墙侧壁;在所述介质层中形成源漏插塞,所述源漏插塞连接所述源漏掺杂区;去除至少部分所述侧墙,在所述介质层中形成隔离开口;在所述隔离开口中形成隔离结构,所述隔离结构的介电常数小于所述侧墙的介电常数。2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述侧墙的材料为氮化硅,所述隔离结构的材料包括氧化硅、氮氧化硅或低k介质材料;所述低k介质材料包括:碳掺杂的氧化硅、氮掺杂的碳化硅、氟硅玻璃、聚酰亚胺多孔材料、聚乙烯多孔材料、含氟聚合物多孔材料、倍半硅氧烷基多孔复合材料或沸石聚酰亚胺复合多孔材料。3.如权利要求1所述的半导体结构的形成方法,其特征在于,去除所述侧墙的工艺包括各向同性干法刻蚀工艺或湿法刻蚀工艺。4.如权利要求1所述的半导体结构的形成方法,其特征在于,所述隔离结构包括:位于所述隔离开口侧壁和底部表面的保型层;覆盖所述保型层的隔离材料层;形成所述隔离结构的步骤包括:在所述隔离开口侧壁和底部表面形成保型层;形成所述保型层之后,在所述隔离开口中形成隔离材料层。5.如权利要求4所述的半导体结构的形成方法,其特征在于,形成所述保型层的工艺包括原子层沉积工艺。6.如权利要求4所述的半导体结构的形成方法,其特征在于,所述保型层与所述隔离材料层之间具有空隙。7.如权利要求6所述的半导体结构的形成方法,其特征在于,形成所述隔离材料层的工艺包括化学气相沉积工艺。8.如权利要求1所述的半导体结构的形成方法,其特征在于,还包括:形成源漏插塞之前,去除部分栅极结构,形成栅极开口;在所述栅极开口中形成隔离结构。9.如权利要求8所述的半导体结构的形成方法,其特征在于,还包括:在所述栅极开口中的隔离结构上形成金属层。10.如权利要求8所述的半导体结构的形成方法,其特征在于,形成源漏插塞之后,在所述栅极开口中形成隔离结构;所述形成方法还包括:形成所述源漏插塞之前,在所述栅极开口中形成保护层;形成所述源漏插塞之后,形成所述隔离结构之前,去除所述保护层。11.如权利要求8所述的半导体结构的形成方法,其特征在于,形成源漏插塞之前,在所述栅极开口中形成隔离结构。12.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述...

【专利技术属性】
技术研发人员:周飞
申请(专利权)人:中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司
类型:发明
国别省市:上海,31

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