沟槽式功率半导体元件的制造方法技术

技术编号:20114596 阅读:29 留言:0更新日期:2019-01-16 11:32
一种沟槽式功率半导体元件的制造方法,以形成沟槽内具有遮蔽电极以及栅极电极的沟槽式功率半导体元件。沟槽式功率半导体元件的制造方法中至少包括形成沟槽栅极结构于外延层的沟槽内。沟槽栅极结构具有遮蔽电极、位于遮蔽电极上方的栅极以及一位于遮蔽电极与栅极之间的极间介电层,且形成沟槽栅极结构的步骤至少包括:形成一覆盖所述沟槽的内壁面的绝缘层;以及在形成极间介电层的步骤之前,形成初始间隔层,其中,初始间隔层具有分别覆盖绝缘层的两个内侧壁面的第一侧壁部以及第二侧壁部,第一侧壁部的底端与第二侧壁部的底端彼此分离,且第一侧壁部以及第二侧壁部都具有凸出于所述外延层的延伸部。

Manufacturing Method of Groove Power Semiconductor Components

A manufacturing method of trench type power semiconductor elements is provided to form trench type power semiconductor elements with shielding electrodes and gate electrodes in the trench. The manufacturing method of grooved power semiconductor elements includes at least grooves forming grooved gate structures in the epitaxial layer. The grooved gate structure has a shielding electrode, a gate above the shielding electrode and an interelectrode dielectric layer between the shielding electrode and the gate, and the steps for forming the grooved gate structure include at least forming an insulating layer covering the inner wall of the groove and forming an initial spacer layer before forming the interelectrode dielectric layer, in which the initial spacer layer has a separate layer. The first side wall and the second side wall of the two inner walls covering the insulating layer are separated from each other at the bottom of the first side wall and the second side wall, and both the first side wall and the second side wall have extensions protruding from the epitaxial layer.

【技术实现步骤摘要】
沟槽式功率半导体元件的制造方法
本专利技术是关于一种功率晶体管的制造方法,且特别是关于一种具有遮蔽电极的沟槽式功率半导体元件的制造方法。
技术介绍
现有的沟槽式功率金氧半场效晶体管(PowerMetalOxideSemiconductorFieldTransistor,PowerMOSFET)的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类,其中栅极/漏极的电容值(Cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加,进而限制功率型金氧半场效晶体管的切换速度,不利于应用高频电路中。现有的沟槽式功率金氧半场效晶体管会具有一位于栅极沟槽下半部的遮蔽电极(shieldingelectrode),以降低栅极/漏极电容值,并在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压。
技术实现思路
本专利技术提供一种沟槽式功率半导体元件的制造方法,在外延层表面以及沟槽的侧壁形成保护层以及间隔层,以在执行热氧化制程的过程中,保护外延层表面以及沟槽侧壁面不被氧化。本专利技术其中一实施例提供一种沟槽式功率半导体元件的制造方法,其包括:形成一外延层于一基材上;形成一保护层于所述外延层的一表面上;以及形成一沟槽栅极结构于所述沟槽内,其中,沟槽栅极结构具有一遮蔽电极、一位于所述遮蔽电极上方的栅极以及一位于遮蔽电极与栅极之间的极间介电层,且形成沟槽栅极结构的步骤至少包括:形成一覆盖所述沟槽的一内壁面的绝缘层;以及在形成极间介电层的步骤之前,形成一初始间隔层,其中,所述初始间隔层具有分别覆盖所述绝缘层的两个内侧壁面的一第一侧壁部以及一第二侧壁部,第一侧壁部的底端与第二侧壁延伸部的底端彼此分离,且第一侧壁部以及第二侧壁部都具有一凸出于所述保护层的延伸部。综上所述,在本专利技术实施例所提供的沟槽式功率半导体元件的制造方法中,是在以热氧化制程形成极间介电层之前,在外延层表面上形成保护层以及在沟槽的侧壁形成间隔层,以保护外延层表面以及沟槽的侧壁面不被继续氧化。另外,间隔层的第一侧壁部的底端与所述第二侧壁延伸部的底端彼此分离,在对沟槽式功率半导体元件施加逆向偏压时,由于沟槽栅极结构填入沟槽底部且位于遮蔽电极正下方的材料较为单纯,可以舒缓沟槽底部的电场分布,从而可在不牺牲导通电阻的条件下,进一步提高元件的崩溃电压。为使能更进一步了解本专利技术的特征及
技术实现思路
,请参阅以下有关本专利技术的详细说明与附图,然而所提供的附图仅用于提供参考与说明,并非用来对本专利技术加以限制。附图说明图1绘示本专利技术其中一实施例的沟槽式功率半导体元件的流程图。图2A至2O分别绘示本专利技术一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。图3A至图3C分别绘示本专利技术另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。【符号说明】沟槽式功率半导体元件T1、T2基材10外延层11表面11s基体区110源极区111衬垫氧化层12牺牲氧化层SAC保护层13沟槽11h开口h1硬质膜层14绝缘层15内侧壁面15a底面15b间隔介电层16”初始间隔层16’第一侧壁部161’第二侧壁部162’延伸部161’S、162’S初始内介电层17’内介电层17重掺杂半导体材料18’遮蔽电极18极间介电层19间隔层16第一间隔部161第二间隔部162容置空间H1沟槽栅极结构G1、G2栅极20层间介电层21接触窗21h重掺杂接触区112导电柱22源极金属层23流程步骤S100~S500、S401~S407具体实施方式请参照图1,其绘示本专利技术其中一实施例的沟槽式功率半导体元件的流程图。另外,请参照图2A至图2O,分别绘示本专利技术一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。如图1所示,在步骤S100中,形成一外延层于一基材上,以及在步骤S200中,形成一保护层于所述外延层的一表面上。请配合参照图2A至图2B。如图2A所示,外延层11形成于基材10上,其中外延层11具有一远离基材10的表面11s。基材10具有高浓度的第一型导电性杂质,以作为沟槽式功率半导体元件的漏极区(drain)。前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基材10为硅基材,N型导电性杂质为五价元素离子,例如磷离子或砷离子,而P型导电性杂质为三价元素离子,例如硼离子、铝离子或镓离子。外延层11(epitaxiallayer)具有和基材10相同的导电型,但外延层11的掺杂浓度低于基材10的掺杂浓度。以NMOS晶体管为例,基材10具有高浓度的N型掺杂(N+),而外延层11具有低浓度的N型掺杂(N-)。以PMOS晶体管为例,基材10与外延层11则分别具有高浓度的P型掺杂(P+doping)以及低浓度的P型掺杂(P-doping)。另外,本实施例中,在形成外延层11于基材10上的步骤之后,还进一步包括在外延层11的表面11s上形成衬垫氧化层12(padoxide)。衬垫氧化层12在后续制程中可作为蚀刻终止层。接着,如图2B所示,在衬垫氧化层12上形成保护层13,其中,保护层13的材料和衬垫氧化层12的材料不同。保护层13的材料可以是氮化物,如:氮化硅,可保护外延层11的表面11s在后续的热氧化制程中不被氧化。请继续参照图2C,在形成保护层13的步骤之后,本实施例的沟槽式功率半导体元件的制造方法还包括:形成一硬质膜层14于保护层13上。请参照图1,接着,在步骤S300中,形成一沟槽于外延层内。如图2D所示,外延层11内形成一沟槽11h。另外,在形成沟槽11h于外延层11的步骤中,在硬质膜层14与保护层13也会形成和沟槽11h相连通的开口h1。形成沟槽11h与开口h1的步骤可以应用任何已知的技术手段。举例而言,先在硬质膜层14上形成图案化光阻(未图示),以定义出开口h1的位置。随后,通过图案化光阻形成开口h1,再进一步于外延层11中形成沟槽11h。另外,可以通过蚀刻制程,如:干蚀刻或湿蚀刻,以在外延层11中形成沟槽11h。请继续参照图2E。在本实施例中,在外延层11中形成沟槽11h之后,还包括在沟槽11h的内壁面形成牺牲氧化层SAC。牺牲氧化层SAC可以通过一热氧化制程而形成于沟槽11h的内壁面。由于在形成沟槽11h时,沟槽11h的内壁面有晶格缺陷,因此先于沟槽11h的内壁面形成牺牲氧化层SAC,再将牺牲氧化层SAC去除,可修复沟槽11h的内壁面,并减少内壁面的晶格缺陷,以避免元件的漏电现象等。须说明的是,由于在形成沟槽11h之前,外延层11的表面具有保护层13以及硬质膜层14,因此在通过热氧化制程形成牺牲氧化层SAC的过程中,可以保护外延层11的表面11s不会继续被氧化。接着,请参照图2F,牺牲氧化层SAC会再度被去除。请再参照图1。在步骤S400中,形成一沟槽栅极结构于沟槽内。在本实施例中,形成沟槽栅极结构的步骤还包括步骤S401至步骤S407。详细而言,在步骤S401中,形成一覆盖沟槽的一内壁面的绝缘层。如图2G所示,绝缘层15覆盖沟槽11h的内壁面,并具有和沟槽11h的内壁面大致相符的轮廓。如图2G所示,绝缘层15具有两个彼此相对的内侧壁面15a以及连接于两个内侧壁面15a之间的底面15b。绝缘层15可以是通过热氧化而形成的氧化层,如本文档来自技高网
...

【技术保护点】
1.一种沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法包括:形成一外延层于一基材上;形成一保护层于所述外延层的一表面上;形成一沟槽于所述外延层内;以及形成一沟槽栅极结构于所述沟槽内,其特征在于,所述沟槽栅极结构具有一遮蔽电极、一位于所述遮蔽电极上方的栅极以及一位于所述遮蔽电极与所述栅极之间的极间介电层,且形成所述沟槽栅极结构的步骤至少包括:形成一覆盖所述沟槽的一内壁面的绝缘层;以及在形成所述极间介电层的步骤之前,形成一初始间隔层,其中,所述初始间隔层具有分别覆盖所述绝缘层的两个内侧壁面的一第一侧壁部以及一第二侧壁部,所述第一侧壁部的底端与所述第二侧壁部的底端彼此分离,且所述第一侧壁部以及所述第二侧壁部都具有一凸出于所述保护层的延伸部。

【技术特征摘要】
1.一种沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法包括:形成一外延层于一基材上;形成一保护层于所述外延层的一表面上;形成一沟槽于所述外延层内;以及形成一沟槽栅极结构于所述沟槽内,其特征在于,所述沟槽栅极结构具有一遮蔽电极、一位于所述遮蔽电极上方的栅极以及一位于所述遮蔽电极与所述栅极之间的极间介电层,且形成所述沟槽栅极结构的步骤至少包括:形成一覆盖所述沟槽的一内壁面的绝缘层;以及在形成所述极间介电层的步骤之前,形成一初始间隔层,其中,所述初始间隔层具有分别覆盖所述绝缘层的两个内侧壁面的一第一侧壁部以及一第二侧壁部,所述第一侧壁部的底端与所述第二侧壁部的底端彼此分离,且所述第一侧壁部以及所述第二侧壁部都具有一凸出于所述保护层的延伸部。2.如权利要求1所述的沟槽式功率半导体元件的制造方法,其特征在于,形成所述沟槽栅极结构的步骤还进一步包括:在形成所述初始间隔层的步骤之后,形成一覆盖所述初始间隔层的初始内介电层,其中,所述初始内介电层的底部直接连接所述绝缘层的底面;形成一重掺杂半导体材料于所述沟槽的下半部;去除位于所述沟槽上半部的所述初始内介电层,以形成一位于所述沟槽下半部的内介电层,其中,所述内介电层围绕所述重掺杂半导体材料,且所述重掺杂半导体材料的顶部凸出于所述内介电层的顶面;施以一热氧化处理,以氧化所述重掺杂半导体材料的顶部,而形成所述极间介电层以及所述遮蔽电极;以及形成所述栅极于所述沟槽的上半部。3.如权利要求2所述的沟槽式功率半导体元件的制造方法,其特征在于,所述沟槽式功率半导体元件的制造方法还包括:在形成所述沟槽的步骤之前,形成一硬质膜层于所述保护层上。4.如权利要求3所述的沟槽式功率半导体元件的制造方法,其特征在于,在形成所述内介电层的步骤之后,去除位于外延层表面的硬质膜层。5.如权利要求3所述的沟槽式功率半导体元件的制造方法,其特征在于,在形成所述沟槽的步骤中,在所述硬质膜层与所述保护层形成与所述沟槽相连通的开口。6.如权利要求5所述的沟槽式功率半导体元件的制造方法,其特征在于,形成所述初始间隔层的步骤还包括:形成一间隔介电层,其中,所述间隔...

【专利技术属性】
技术研发人员:许修文叶俊莹倪君伟李元铭
申请(专利权)人:帅群微电子股份有限公司
类型:发明
国别省市:中国台湾,71

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1